KR20040078473A - 반도체 장치 및 그 테스트 방법 - Google Patents
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Abstract
본 발명은 반도체 장치 및 그 테스트 방법에 관한 것이다. 본 발명에 따른 반도체 장치는 외부에서 입력되는 클럭들에 응답하여 상기 클럭들보다 고주파수의 클럭을 생성하여 내부회로에 공급하는데 있어서, 소정 위상차를 갖는 상기 두 클럭에 응답하여 소정 선택신호에 따라 세 클럭을 생성하여 출력하는 선택회로; 선택신호를 선택회로에 출력하는 선택신호발생회로; 및 선택회로에서 생성된 세 클럭신호를 논리조합하여 선택신호가 제1레벨 신호면 상기 두 클럭과 동일한 주파수의 클럭을, 선택신호가 제2레벨 신호면 상기 두 클럭보다 높은 주파수의 클럭을 내부회로로 출력하는 논리조합부를 포함함을 특징으로한다.
Description
본 발명은 반도체 장치 및 그 테스트 방법에 관한 것으로, 고주파수에서 동작하는 반도체 장치와 이를 테스트하는 방법에 관한 것이다.
현재의 반도체 장치, 특히 메모리의 경우는 고속화, 고주파수화됨에 따라 이를 테스트하기위한 테스트 장비 또한 고속화, 고주파수화가 요구된다. 그러나 현재의 메모리 테스터가 발생할 수 있는 펄스 주파수는 한계가 있다. 예를 들면, Advan Test사의 T5592장비는 최대 500MHz 장비로 최소 펄스가 1ns로서 500MHz 이상되는 제품의 테스트는 불가하다. 따라서 이를 극복하기위해서는 고주파 신호를 출력하는장비가 필요하지만, 현재 개발된 장비가 없기 때문에 제품의 내부 테스트 모드를 이용하여 테스트하는 것이 필요하다.
저주파 테스터를 이용하여 고주파 테스트를 할 수 있는 방법으로, 한국등록특허 1997-10006호의 "반도체 집적회로 및 그 테스트 방법"이 있다. 상기 발명은 기존의 클럭 핀(CLK1)과 여분의 NC(No Connection)핀(CLK2)을 사용하는 것으로, 추가적인 여분의 핀이 필요없이 구현가능하다. 상기 발명의 요지는 여분의 n개 테스트 핀을 통해 90°위상을 가지는 n개의 외부 테스트 저주파 클럭을 발생시켜서 이를 내부적으로 하나의 고주파로 변환하는 것이다.
그러나 상기 발명은 입력 클럭외에 여분의 NC핀인 테스트 핀, TCLK1~N을 반드시 필요로한다. 따라서 테스트시 NC 핀을 제품 내부회로와 연결시켜야하는 번거로움이 있다.
따라서 테스트가 보다 용이한 장치 및 그 테스트 방법이 필요하다.
본 발명이 이루고자하는 기술적 과제는 여분의 핀을 사용하지않고 기존의 CLK1 및 CLK2 핀들을 사용함으로써 고주파수의 테스트가 가능한 반도체 장치 및 그 테스트 방법을 제공하는데 있다.
도 1은 본 발명에 따른 반도체 장치 및 상기 장치를 테스트하는 장비에 대한 블록도이다.
도 2는 도 1의 선택회로에 대한 실시예를 도시한 것이다.
도 3은 노말 모드일 때 각 신호에 대한 타이밍도이다.
도 4는 테스트 모드일 때 각 신호에 대한 타이밍도이다.
상기 기술적 과제를 이루기위한, 본 발명은 외부에서 입력되는 클럭들에 응답하여 상기 클럭들보다 고주파수의 클럭을 생성하여 내부회로에 공급하는 반도체 회로에 있어서, 소정 위상차를 갖는 상기 두 클럭에 응답하여 소정 선택신호에 따라 세 클럭을 생성하여 출력하는 선택회로; 상기 선택신호를 상기 선택회로에 출력하는 선택신호발생회로; 및 상기 선택회로에서 생성된 세 클럭신호를 논리조합하여 상기 선택신호가 제1레벨 신호면 상기 두 클럭과 동일한 주파수의 클럭을, 상기 선택신호가 제2레벨 신호면 상기 두 클럭보다 높은 주파수의 클럭을 상기 내부회로로 출력하는 논리조합부를 포함함을 특징으로한다.
상기 기술적 과제를 이루기위한, 본 발명은 외부에서 입력되는 클럭들에 응답하여 상기 클럭들보다 고주파수의 클럭을 생성하여 내부회로를 테스트하는 반도체 장치 테스트 방법에 있어서, (a) 테스트 장비로부터 소정 위상차를 갖는 동일한 주파수의 제1 및 제2클럭을 입력받는 단계; 및 (b) 소정 선택신호에 따라 상기 제1 및 제2클럭을 조합하여 상기 선택신호가 제1레벨신호면 상기 제1 및 제2클럭의 주파수와 동일한 주파수를 갖는 클럭을, 상기 선택신호가 제2레벨신호면 상기 제1 및 제2클럭의 주파수보다 높은 주파수를 상기 내부 회로로 출력하는 단계를 포함함을 특징으로한다.
이하에서 첨부된 도면을 참조하여 본 발명을 보다 상세히 설명하기로한다. 도 1은 본 발명에 따른 반도체 장치(Device Under Test, DUT) 및 상기 장치를 테스트하는 장비에 대한 블록도이다. 도시된 바에 따르면, 테스트 장비(1)는 제1 및 제2테스트 클럭 핀들(TCLK1, TCLK2)을 구비하고, DUT(2)는 제1 및 제2클럭핀(CLK1, CLK2), 선택회로(11), 선택신호 발생회로(12), 제1논리연산수단(13), 제2논리연산수단(14) 그리고 내부회로(15)를 포함한다.
선택회로(11)는 제1 및 제2클럭핀(CLK1, CLK2)을 통해 90°의 위상차가 있는두 저주파수 클럭들을 입력받고, 선택신호 발생회로(12)에서 출력되는 MRS_TEST신호에 따라 세가지의 클럭신호들(ICLK1, ICLK2, NCLK)을 출력한다. 제1논리연산수단(13)은 배타적 논리합 수단(XOR 게이트)으로서, 상기 ICLK1 및 ICLK2 클럭들을 배타적 논리합 연산하고, 제2논리연산수단(14)은 논리곱 수단(AND 게이트)으로서, 상기 NCLK 클럭과 상기 배타적 논리합 수단(13)의 출력을 논리곱 연산하여 PCLK 클럭을 내부회로(15)로 출력한다.
도 2는 상기 선택회로(11)에 대한 실시예를 도시한 것이다. 도 2에 따른 선택회로는 CLK1을 입력으로하는 제1선택부(30)와 CLK2를 입력으로하는 제2선택부(31)로 구성되며, 제1선택부(30) 및 제2선택부(31)는 전송 게이트(transmission gate)들(21,23,25)과 트랜지스터들(22,24,26)로 구성된다.
상기 NCLK 클럭은 CLK1 클럭을 입력으로하는 제1전송 게이트(21)와 제1트랜지스터(22)로부터 만들어진다. 제1전송 게이트(21)는 입력단자(a)가 CLK1에 연결되고, 제1선택단자(b)는 선택신호 발생회로(12)에서 출력되는 MRS_TEST 신호에 연결되며, 제2선택단자(c)는 MRS_TEST의 반전된 신호인 MRS_TESTB신호에 연결된다. 제1트랜지스터(22)는 PMOS로서, 게이트 단자(e)가 MRS_TESTB신호에 연결되고, 드레인 단자(f)가 제1전송 게이트(21)의 출력단자(d)에 연결되며, 소스 단자(g)는 Vcc에 연결된다.
상기 ICLK1 클럭은 CLK1 클럭을 입력으로하는 제2전송 게이트(23)와 제2트랜지스터(24)로부터 만들어진다. 제2전송 게이트(23)는 입력단자(a)가 CLK1에 연결되고, 제1선택단자(b)는 MRS_TESTB 신호에 연결되며, 제2선택단자(c)는 MRS_TEST 신호에 연결된다. 제2트랜지스터(24)는 제1트랜지스터(22)와 동일한 타입의 PMOS로서, 게이트 단자(e)가 MRS_TEST신호에 연결되고, 드레인 단자(f)가 제2전송 게이트(23)의 출력단자(d)에 연결되며, 소스 단자(g)는 Vcc에 연결된다.
상기 ICLK2 클럭은 CLK2 클럭을 입력으로하는 제3전송 게이트(25)와 제3트랜지스터(26)로부터 만들어진다. 제3전송 게이트(25)는 입력단자(a)가 CLK2에 연결되고, 제1선택단자(b)는 MRS_TESTB 신호에 연결되며, 제2선택단자(c)는 MRS_TEST 신호에 연결된다. 제3트랜지스터(26)는 NMOS로서, 게이트 단자(e)가 MRS_TESTB신호에 연결되고, 드레인 단자(f)가 Vss에 연결되고, 소스 단자(g)가 제3전송 게이트(25)의 출력단자(d)에 연결된다.
도 1 및 도 2에 도시된 반도체 장치 및 선택회로에 대한 동작을 도 3 및 도 4의 타이밍도를 각각 참조하여 설명하기로 한다.
도 3은 MRS_TEST신호가 로우레벨일 때, 즉 노말모드(normal mode)일 때 각 신호에 대한 타이밍도이다. 90°의 위상차를 갖는 CLK1 및 CLK2 클럭이 테스트 장비(1)로부터 입력되고, 그 주기는 각각 T1, T2이다. MRS_TEST신호가 로우레벨이면, MRS_TESTB신호는 하이레벨이 되고, 제1전송 게이트(21)는 온상태가 된다. 또한 제1트랜지스터(22)는 오프 상태가 되어 NCLK는 CLK1가 제1전송 게이트(21)에 의해 전송지연되어 출력된다. 제2전송 게이트(23)는 오프상태가 되고, 제2트랜지스터(24)는 온 상태가 되어 Vcc가 ICLK1신호로 출력된다. 제3전송 게이트(25) 역시 오프상태가 되고, 제3트랜지스터(26)는 온상태가 되어 Vss신호가 ICLK2신호로 출력된다. 도 1에서 제1논리연산수단(13)은 하이레벨인 ICLK1신호와 로우레벨인 ICLK2신호를배타적 논리 합 연산하여 하이레벨 신호인 DCLK신호를 출력하고, 제2논리연산수단(14)은 NCLK신호와 DCLK신호를 논리곱 연산하여 CLK1 및 CLK2와 동일한 주파수를 갖는 PCLK신호를 출력한다.
도 4는 MRS_TEST신호가 하이레벨일 때, 즉 테스트 모드일 때, 각 신호에 대한 타이밍도이다. MRS_TEST신호가 하이레벨이면, MRS_TESTB신호는 로우레벨이 되고, 제1전송 게이트(21)는 오프상태가 된다. 또한 제1트랜지스터(22)는 온 상태가 되어 NCLK는 하이레벨 신호가 된다. 제2전송 게이트(23)는 온상태가 되고, 제2트랜지스터(24)는 오프 상태가 되어 CLK1클럭이 제2전송 게이트(23)에 의해 전송지연되어 출력된다. 제3전송 게이트(25) 역시 온상태가 되고, 제3트랜지스터(26)는 오프상태가 되어 CLK2클럭이 제3전송 게이트(25)에 의해 약간 전송지연되어 출력된다. 도 1에서 제1논리연산수단(13)은 ICLK1신호와 ICLK2신호를 배타적 논리 합 연산하여 도시된 바와 같은 DCLK신호를 출력하고, 제2논리연산수단(14)은 NCLK신호와 DCLK신호를 논리곱 연산하여 도시된 바와 같이 CLK1 및 CLK2신호의 주파수보다 2배 높은 T3주기의 고주파 PCLK신호를 출력한다.
전체적으로, 도 1에서 내부회로(15)로 입력되는 신호 PCLK는 선택신호발생회로(12)에서 출력되는 MRS_TEST신호에 따라, 노말 모드이면 원래의 주파수를 갖는 클럭신호가 되고, 테스트 모드이면, 고주파 신호로 변환되어 입력됨을 알 수 있다.
상기 선택회로(11)의 초기화(NCLK, ICLK1, ICLK2)는 도 1의 회로도에 따라 달라짐은 자명하다. 즉, 도 1의 논리곱 연산수단(14) 대신 논리 합 연산수단(OR 게이트)을 사용하면 NCLK 및 DCLK의 초기화 레벨은 로우레벨이고, 배타적 논리 합 연산수단(13) 대신 배타적 논리 부정합 연산수단(XNOR 게이트)를 사용한다면 ICLK1, ICLK2의 초기화 레벨은 동위상이어야한다.
본 발명에 따르면, 소정 위상차가 있는 저주파 클럭을 외부에서 인가하여, 예를 들어 DDR SDRAM 기준으로 CLK와 CLKB(또는 NC핀)에 인가하여 상기 메모리 내부에서 고주파를 발생시킬 수 있다. 예를 들어, 테스터에서 Advantest사의 T5592의 최대 주파수는 500MHz로 T1,T2=1ns까지 인가될 수 있으나, 메모리 내부에서는 T3=0.5ns까지 인가될 수 있으므로, 1000MHz까지의 테스트가 가능하다.
Claims (8)
- 외부에서 입력되는 클럭들에 응답하여 상기 클럭들보다 고주파수의 클럭을 생성하여 내부회로에 공급하는 반도체 장치에 있어서,소정 위상차를 갖는 상기 두 클럭에 응답하여 소정 선택신호에 따라 세 클럭을 생성하여 출력하는 선택회로;상기 선택신호를 상기 선택회로에 출력하는 선택신호발생회로; 및상기 선택회로에서 생성된 세 클럭신호를 논리조합하여 상기 선택신호가 제1레벨 신호면 상기 두 클럭과 동일한 주파수의 클럭을, 상기 선택신호가 제2레벨 신호면 상기 두 클럭보다 높은 주파수의 클럭을 상기 내부회로로 출력하는 논리조합부를 포함함을 특징으로하는 반도체 장치.
- 제1항에 있어서, 상기 두 입력 클럭은90°의 위상차를 갖는 것을 특징으로하는 반도체 장치.
- 제1항 또는 제2항에 있어서, 상기 선택회로는상기 두 입력 클럭중 제1클럭을 입력으로하고, 상기 선택신호에 따라 상기 제1클럭과 제1전압값을 각각 제1 및 제2출력 클럭으로 또는 그 반대로 출력하는 제1선택부; 및상기 두 입력 클럭중 제2클럭을 입력으로하고, 상기 선택신호에 따라 상기 제2클럭 또는 제2전압값을 제3출력 클럭으로 출력하는 제2선택부룰 구비하는 것을 특징으로하는 반도체 장치.
- 제3항에 있어서, 상기 제1선택부는상기 제1클럭을 입력으로하고, 상기 선택신호 및 상기 선택신호의 반전신호를 제어신호로 하여 온/오프가 서로 반대로 이루어지는 제1 및 제2전송 게이트; 및상기 제1 및 제2전송 게이트의 출력에 드레인 단자가 각각 연결되고, 상기 선택신호의 반전신호 및 선택신호를 각각 게이트 전압으로하며, 상기 제1전압값이 각 소스 단자에 연결되어 상기 제1 및 제2전송 게이트와 각각 온/오프가 서로 반대로 동작하는 제1 및 제2트랜지스터를 구비함을 특징으로하는 반도체 장치.
- 제3항 또는 제4항에 있어서, 상기 제2선택부는상기 제2클럭을 입력으로하고, 상기 선택신호 및 상기 선택신호의 반전신호를 제어신호로 하는 제3전송 게이트; 및상기 제3전송 게이트의 출력에 소스 단자가 연결되고, 상기 선택신호의 반전신호를 게이트 전압으로하며, 상기 제2전압값이 드레인 단자에 연결되어 상기 제3전송 게이트와 온/오프가 서로 반대로 동작하는 제3트랜지스터를 구비하는 것을 특징으로하는 반도체 장치.
- 제3항에 있어서, 상기 논리조합부는상기 제2출력클럭 및 제3출력 클럭을 입력으로하여 배타적 논리 합 연산을 수행하는 제1논리연산수단; 및상기 제1출력클럭 및 상기 제1논리수단의 출력을 논리 곱 연산하는 제2논리연산수단을 구비하는 것으로 특징으로하는 반도체 장치.
- 외부에서 입력되는 클럭들에 응답하여 상기 클럭들보다 고주파수의 클럭을 생성하여 내부회로를 테스트하는 반도체 장치 테스트 방법에 있어서,(a) 테스트 장비로부터 소정 위상차를 갖는 동일한 주파수의 제1 및 제2클럭을 입력받는 단계; 및(b) 소정 선택신호에 따라 상기 제1 및 제2클럭을 조합하여 상기 선택신호가 제1레벨신호면 상기 제1 및 제2클럭의 주파수와 동일한 주파수를 갖는 클럭을, 상기 선택신호가 제2레벨신호면 상기 제1 및 제2클럭의 주파수보다 높은 주파수를 상기 내부 회로로 출력하는 단계를 포함함을 특징으로하는 반도체 장치 테스트 방법.
- 제7항에 있어서, 상기 (b)단계는(b1) 상기 제1클럭과 제1전압값으로부터 소정 선택신호에 따라 상기 제1클럭과 상기 제1전압값을 각각 제1출력 클럭 및 제2출력 클럭 또는 그 반대로 출력하는 단계;(b2) 상기 제2클럭과 제2전압값을 입력으로하여 상기 선택신호에 따라 상기 제2클럭과 제2전압값중 하나를 제3출력 클럭으로 출력하는 단계;(b3) 상기 제2출력 클럭과 제3출력 클럭을 배타적 논리 연산하는 단계; 및(b4) 상기 (b3)단계의 출력과 상기 제1출력 클럭을 논리 곱 연산하는 단계를 구비함을 특징으로하는 반도체 장치 테스트 방법.
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Cited By (1)
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| US7280431B2 (en) | 2005-04-22 | 2007-10-09 | Samsung Electronics Co., Ltd. | Method of generating an internal clock for a semiconductor memory device and semiconductor memory device using the same |
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2003
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Cited By (1)
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| US7280431B2 (en) | 2005-04-22 | 2007-10-09 | Samsung Electronics Co., Ltd. | Method of generating an internal clock for a semiconductor memory device and semiconductor memory device using the same |
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| WITN | Withdrawal due to no request for examination |