JP3836276B2 - 集積回路のノイズ及び電力の評価方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、集積回路のノイズ及び電力の評価方法に関し、特に集積回路内の各信号線における信号波形、その出現確率及び信号間相関を考慮して集積回路のノイズ及び電力の評価を行なう方法に関する。
【0002】
【従来の技術】
LSI微細加工技術の進歩により、大規模高集積回路を製造することが可能になった。しかし、回路の微細化および大規模化は、ノイズや消費電力の増大をもたらす。ノイズが増大すると、ノイズ対策に時間がとられ、LSIのコストが割高になる。また、消費電力が増大すると、機器のバッテリーが短時間で消耗したり、高価な放熱性パッケージを使用せざるを得ない、といった不利益が生じる。従って、設計の初期段階において、ノイズおよび電力を予測する必要がある。
【0003】
ノイズおよび電力を予測するためには、LSI内部の回路動作を調べなくてはならない。ノイズおよび電力は、回路が動作するとき、すなわち電荷が消費されるときに生じるからである。回路の動作を調べる最も一般的な従来手法として、テストベクトルを用いた動作シミュレーション(計算機内部で回路動作を時系列的に追跡すること)を挙げることが出来る。
【0004】
例えば、VerilogXI、PowerMill、HSPICE等、大部分の市販の回路検証ツールがこの手法を用いている。動作シミュレーションの長所は精度が高いことである。しかし、処理時間が長いという短所をもつ。回路の大規模化に伴い、処理時間はさらに長くなることが予想されるため、動作シミュレーションに基づく手法は、将来の技術として受け入れがたい。
【0005】
動作シミュレーションに代わる手法として、確率シミュレーションに基づく、いくつかの手法がある。一般に、確率シミュレーションに基づく手法の処理時間は、動作シミュレーションに基づく手法の処理時間に比べて、はるかに短い。その点で確率シミュレーションに基づく手法は、大規模回路を対象とする将来の技術として有望視されている。ただし、精度の点で動作シミュレーションに劣る。そのため、処理時間を短く保ったまま、いかにして精度を高めるかということが、確率シミュレーションに基づく手法の中心課題となる。以下、確率シミュレーションに基づく手法として次の2つを説明する。
【0006】
(1)CREST(CuRent ESTtimator)
(2)BAM(Boolean Approximation Method)
CRESTは、以下の論文で発表された。
【0007】
F.N.Najm,et.al“Probabilistic Simulation for Reliability Analysis of COMS VLSI Circuits”, IEEE Transactions on Computer-Aided Design, vol.9, no.4, pp.439-450,1990
CRESTの特徴は、複数のテストベクトルを統計的に合成した確率波形という概念を用いて、確率計算を併用した動作シミュレーションを行う点にある。図6に確率波形の例を示す。ブロック矢印の左側は4つのテストベクトル、右側はこれらのテストベクトルから合成した確率波形である。確率波形の上に書かれた数字のうち、四角形内の数字はその時刻に論理値が0から1へ遷移する確率、その他の数字はその時刻において論理値1をとる確率を示す。CRESTの処理時間は、動作シミュレーション(HSPICE)の約1000分の1である。しかし、空間的信号間相関を考慮することが困難なため、精度の点で動作シミュレーションに及ばない。
【0008】
BAMは、特開平8−249372に記載された、空間的信号間相関を考慮することの出来る手法である。空間的信号間相関の代表例として信号の分岐再収斂を挙げる。図7において、信号AがZまで伝わるのに、A→D→ZおよびA→E→Zの2つの経路がある。このような場合、信号Dと信号Eはともに同一信号Aの影響を受けるため、互いに独立な信号ではない。信号Dと信号Eが独立でないということは、信号Zの動作に影響するため、ノイズおよび電力の予測精度に影響を与える。BAMは、信号間相関の第一次の影響まで考慮することにより、精度の向上を図っている。しかし、BAMは信号波形を考慮していないため、グリッチ(信号の到達時間差による誤動作)等、信号波形に起因するノイズおよび電力の成分の解析には適していない。
【0009】
以下まとめると次のようになる。
【0010】
【表1】
【0011】
【発明が解決しようとする課題】
前記の如く、動作シミュレーションは、処理時間が長いため将来技術として不適格である。一方、CRESTやBAMのような確率シミュレーションは、処理時間が短いという長所をもつが、信号波形と信号間相関の一方のみしか考慮していないため、予測精度に難点がある。従って、信号波形と信号間相関の双方を考慮できる技術が必要とされる。
【0012】
信号波形と信号間相関を同時に考慮することは、回路の微細化に伴ってさらに重要度を増す。その理由の一つとして、信号の全駆動容量に対する配線間容量の占める割合が増大することが挙げられる。配線間容量を介することにより、ある信号の動作は別の信号の動作に影響される。このことは異なる信号間の相関を考慮する必要があることを意味する。また、配線間容量を介した影響の大きさは、互いに影響し合う信号のスイッチング時間差に依存する。このことは、信号波形を考慮する必要があることを意味する。
【0013】
【課題を解決するための手段】
本発明の態様によれば、テクノロジー記述、回路記述、入力波形確率記述、遅延計算部、及び波形確率計算部を備える予測システムにより、論理ゲートを複数段接続して構成される集積回路のノイズ及び電力の評価を行う方法であって、遅延計算部が、テクノロジー記述に記述された論理ゲートのそれぞれの入力端子から出力端子までの信号の遅延を計算するパラメータ、及び回路記述に記述された論理ゲートのそれぞれと論理ゲートを接続するネットの接続情報を用いて、論理ゲート及びネットそれぞれの遅延時間を計算し、波形確率計算部が、入力波形確率記述に記述された集積回路の入力端子のそれぞれに入力される入力信号波形を基本周期で区切った基本波形及び入力信号波形の中で基本波形のそれぞれが出現する割合を規定する波形確率を用いて、入力信号波形を入力端子を起点にして論理ゲートのそれぞれの入力側から出力側へとネットのそれぞれを辿って遅延時間に基いて伝播させて論理ゲートの入力端子のそれぞれに入力される入力側基本波形の組み合わせから論理ゲートの出力側のネットに出力される出力信号波形を基本周期で区切った新たな基本波形を算出し、波形確率計算部が、出力信号波形の中における新たな基本波形の出現割合に、入力側基本波形の組み合わせが生じる組み合わせ確率を加算して新たな波形確率を求めることを含む処理により、集積回路のノイズ及び電力を計算する集積回路のノイズ及び電力の評価方法が提供される。
【0016】
【発明の実施の形態】
本発明は、信号波形と信号間相関を同時に考慮に入れることの出来る確率計算手法を提供する。本発明により、グリッチや配線間容量を考慮した、高速で高精度なノイズおよび電力予測が可能となる。
【0017】
(1)実施例1
構成
実施例1では、図2を用いて本発明が提案する波形確率計算に基づく電力予測システムを説明する。本発明の電力予測システムが、従来の電力予測システムと異なる点は、信号波形と信号間相関を同時に考慮した波形確率計算機能を有する点である。
【0018】
まず、図4を用いて本発明の基本概念である波形確率について説明する。
【0019】
同期回路内の信号波形は、ある特定の時間間隔(以下、基本周期)で区切ることが出来る。通常、基本周期はクロック周期と同一である。基本周期内の波形パターンを基本波形という。信号波形を基本周期で区切ったものを、基本波形の列とみなすことが出来る。その列の中で、ある特定の基本波形が出現する割合をその基本波形の波形確率という。基本波形Wの波形確率をP(W)と記述する。すなわち、
【数1】
例えば、図4において、0から1に立ち上がる基本波形は、1,3,7,9,13番目の基本周期に出現するため、出現回数は5である。一方、各基本波形の出現回数の総和は、明らかに13である。そのため、0から1に立ち上がる基本波形の波形確率は5/13となる。
【0020】
次に、図2を用いて本発明による電力予測システムを説明する。
【0021】
本発明の電力予測システムは、テクノロジー記述201、回路記述202、入力波形確率記述203を入力とし、遅延計算部204、波形確率計算部205、電力計算部206とから構成される処理を経て、電力予測結果207を出力する。以下、それぞれ詳しく説明する。
【0022】
テクノロジー記述201は、波形確率計算に基づく電力予測に必要な情報を含む。具体的には、例えば以下の情報である。
【0023】
・セルの入力端子から出力端子までの信号の遅延を計算するためのパラメータ
・配線の単位長さあたりの容量、抵抗
・セルの各端子に割当られた、1回のスイッチング当たりの消費電力
回路記述202は、セル(MOSトランジスタで構成される機能ユニット)とネット(セル同士を結びつける金属配線)の接続情報を含む。
【0024】
入力波形確率記述203は、波形確率計算205の起点となる端子(プライマリー・インプット)における基本波形の種類、および前記各基本波形の波形確率に関する情報を含む。プライマリー・インプットとして、回路全体に対する入力信号、およびフリップ・フロップの出力信号をとる。フリップ・フロップの出力信号の基本波形および波形確率は、設計の初期段階(RTレベル等)での、遅延時間を無視した動作シミュレーションで求めることが出来る。
【0025】
遅延計算部204では、回路記述202とテクノロジー記述201をもとに、各セルの入力から出力までの遅延時間、およびあるセルの出力ピンから別のセルの入力ピンに到る経路のネット上の遅延時間を計算する。
【0026】
波形確率計算部205では、プライマリー・インプットの基本波形および波形確率を、回路内部へ伝播させ、各内部ネット上の信号の基本波形および波形確率を計算する。波形確率計算アルゴリズムについては後述する。
【0027】
電力計算部206では、各内部ネット上の信号の基本波形および波形確率から電力を計算する。CMOS回路では、電力を計算するためには、前記信号の単位時間当たりのスイッチング回数を計算すれば良い。前記信号の単位時間当たりのスイッチング回数を波形確率から計算するには次の式を用いる。
【0028】
【数2】
ただし、和は前記信号の全ての基本波形に関する和である。
【0029】
以下、図1を用いて本発明の電力予測システムの基幹部となる波形確率計算部205のアルゴリズム(波形確率計算アルゴリズム)を説明する。
【0030】
波形確率計算アルゴリズムは次の処理群により構成される。
【0031】
(1)入力基本波形・波形確率をセット
(2)ネット・ソート
(3)ネットの波形確率計算
以下、それぞれの処理群について説明する。
【0032】
(1)入力基本波形・波形確率をセット
各プライマリー・インプットの全基本波形、波形確率を内部データ構造に記録する。
【0033】
(2)ネット・ソート
プライマリー・インプットを起点に、各セルの入力側から出力側へとネットを辿ることにより、ネットに番号付けをする。このとき、ネットの番号付けは次の条件を満たすように決める。
【0034】
「任意のネット上の信号は、そのネットの番号より小さい番号のネット上の信号によって決定される。」
番号の小さいネットから順に処理することにより、プライマリー・インプットから回路の出力側へ順に確率計算を行うことが出来る。
【0035】
(3)ネットの波形確率計算
ネット・ソートによる番号が(i−1)番目のネットまで処理が終了したと仮定して、第i番目のネットに関する処理を説明する。
【0036】
まず、第i番目のネットNを取得する(S109)。次に、ネットNを出力として持つセルの入力ネット群Sを取得する(S111)。さらに、入力ネット群Sの基本波形の組み合わせ数をjとする(S113)。
【0037】
基本波形の組み合わせ数jが1より小でない場合(S115でNOの場合)、j番目の基本波形の組み合わせTを取得し(S119)、j番目の基本波形の組み合わせTに対するネットNの基本波形Uを計算する(S121)。
【0038】
基本波形Uが登録されているか否かを検索し(S123)、登録されていない場合(S125でNOの場合)、基本波形Uを登録し(S127)、基本波形Uの波形確率P(U)を0とする(S129)。
【0039】
ステップS129の後、又はステップS125でYESの場合、組み合わせTの起こる確率Qを計算し(S131)、この確率Qに確率P(U)を加算したものを新たな確率P(U)とする(S133)。
【0040】
jから1を減算して新たなjとし(S135)、ステップS115へ戻る。新たなjが1より小でない場合(S115でNOの場合)、ステップS119からステップS135の各ステップを繰り返す。新たなjが1より小である場合(S115でYESの場合)、iに1を加算して新たなiとする(ステップS117)。iがネット数より大でない場合(S107でNOの場合)、ステップS109からステップS115の各ステップを繰り返す。新たなiがネット数より大である場合(S107でYESの場合)、終了する(ステップS137)。
【0041】
i番目のネットを出力とするセルの入力信号の番号は、(i−1)以下である。プライマリ・インプットを入力とするセルの出力を求め、次にその出力を入力とするセルの出力をもとめ、さらに次のセルの出力を求めるという方法を採っているから、i番目のネットを出力とするセルの入力信号である(i−1)番以下のネットの基本波形および波形確率は既知である。
【0042】
出力信号(i番目のネット)の全基本波形の波形確率を計算するためには、以下のステップを実行する。
【0043】
1.入力信号の基本波形の各組み合わせに対し、2.から6.を実行する。
【0044】
2.入力信号の基本波形の組み合わせに対し、出力信号に現れる基本波形Uを計算する(図1のステップS121)。
【0045】
3.前記出力信号の基本波形が内部データ構造に登録されているか検査する(ステップS123)。登録されていれば5.へ進む。
【0046】
4.前記出力信号の基本波形Uを内部データ構造へ登録する(ステップS127)。前記基本波形の波形確率P(U)を0とする(ステップS129)。
【0047】
5.前記入力信号の基本波形の組み合わせが生じる確率Qを計算する(ステップS131)。
【0048】
6.P(U)にQを加算する(ステップS133)。
【0049】
上記手続きの主要部分は、ステップ2(図1のステップS121)とステップ5(図1のステップS131)である。
【0050】
図5は本発明による波形確率計算の例の説明図である。以下、図5を用いて2入力セルに対する例を説明する。なお、多入力セルに対する拡張は容易に可能である。
【0051】
2入力セルの2つの入力端子をA,B、出力端子をZとする。ステップ2(図1のステップS121)で、A,Bの基本波形の組み合わせに対し、Zに出現する基本波形を求める。このときに、セルの遅延時間を考慮に入れる必要がある。図5は、AからZへの遅延時間が基本周期の1/5、BからZへの遅延時間が基本周期の2/5であり、前記2入力セル501がANDゲートである場合の例を示す。
【0052】
ステップ5(図1のステップS131)で求めたA,Bの基本波形の組み合わせが生じる確率を、Zに現れる基本波形の波形確率に加算する(図1のステップS133)。A,Bの基本波形の組み合わせが生じる確率の計算方法を示す。A,Bの基本波形をそれぞれWA,WBとし、この組み合わせが生じる確率P(WA∧WB)とする。A,Bの間に信号間相関が無い場合、
【数3】
P(WA∧WB)=P(WA)P(WB)
が成り立つ。
【0053】
A,Bの間に信号間相関がある場合には、特開平8−249372に記載の方法を用いて得られる次の式4、式(5−1)を用いる。
【0054】
【数4】
【数5】
ただし、wi αはi番目のプライマリー・インプットのα番目の基本波形を表す。また、nはプライマリー・インプットの個数を、miはi番目のプライマリー・インプットの基本波形の個数を表す。P(WA|wi α)は、条件付き確率を表し、i番目のプライマリー・インプットがα番目の基本波形にあるという条件のもとで、Aの基本波形WAが出現する確率である。
【0055】
式4は、以下の様にして導くことができる。信号間相関がある場合、式3の左辺は式(5−2)であり、式3の右辺は式(5−3)であるから、式(5−4)より、式4が得られる。
【0056】
式4,式(5−1)は、プライマリー・インプット同士の間に信号間相関が無いと仮定して導かれた。プライマリー・インプット間に相関がある場合への拡張は容易である。相関のあるプライマリー・インプット群をグループ化し、上記wi αを前記グループの基本波形の組み合わせとみなせばよい。
【0057】
式4,式(5−1)を用いて信号間相関を考慮に入れたという点が本発明の最も重要な特徴である。
【0058】
式4,式(5−1)を適用するにあたり、各信号の条件付確率P(WA|wi α)を計算しなければならない。しかし、プライマリー・インプットまで遡る必要は無く、式(5−1)を用いて前段のセルの入力波形確率から計算することができる。
【0059】
本発明と従来技術との違いを説明する。本発明は、確率シミュレータの一種であるため、明らかに従来技術の動作シミュレーションとは異なる。また、本発明は、式4,式(5−1)を用いて信号間相関を考慮しているという点において、従来技術CRESTとは異なる。さらに、本発明は、信号波形を考慮しているという点において、従来技術BAMとは異なる。
【0060】
作用(機能)
プライマリー・インプットの基本波形および波形確率をもとに、回路の全信号に対する基本波形および波形確率を、信号間相関を考慮して計算することが出来る。また、セルおよびネットの遅延時間による波形の変形を考慮することが出来るため、グリッチによる消費電力を考慮することが出来る。
【0061】
効果
本発明の実施例1により、高速で高精度な電力予測が可能となり、設計期間短縮やLSIのパッケージの早期選択に効果がある。
【0062】
(2)実施例2
本実施例の構成は以下の通りである。実施例2では、実施例1で説明した電力予測方法を用いて、配線間容量を考慮に入れた電力予測が可能となることを説明する。互いに配線間容量のあるネットの集合の消費するエネルギーΔEは次の式によって計算できる。
【0063】
【数6】
ただし、cijは、i番目のネットとj番目のネット間の容量係数であり、対地容量Ci、配線間容量Cijとは次の関係がある。
【0064】
【数7】
ΔViは、i番目のネットの電位変化である。
【0065】
式6によると、i番目のネットが単独でスイッチする場合(ΔVi≠0,ΔVj=0(j≠i))と、複数のネットが同時にスイッチングする場合、例えばi番目のネットとj番目のネットが同時にスイッチングする場合(ΔVi≠0,ΔVj≠0)とでは、消費エネルギーが異なる。
【0066】
実施例1の方法を用いることにより、同時スイッチングの起こる場合の電力を計算できる。例えば、i番目のネットの基本波形Wiと、j番目のネットの基本波形Wjとが同時にスイッチングする部分を含むとすると、その時のエネルギーを式6で、また、同時スイッチングが起こる確率を式(5−1)で計算することが出来る。エネルギーを確率で重み付けして和をとれば、配線間容量を考慮した平均消費エネルギーを計算することが出来る。
【0067】
配線間容量のある2つのネットが同時にスイッチングしないが、スイッチングのタイミングが近く、互いの相互作用を無視出来ない場合は、同時スイッチング時の消費エネルギーと、独立にスイッチングする場合(スイッチングのタイミングが離れている場合)の消費エネルギーとを補間することによって、消費エネルギーを見積もることが出来る。
【0068】
作用(機能)
配線間容量を考慮した電力予測をおこなうことが出来る。
【0069】
効果
LSIの微細化に伴って増大する配線間容量の影響を考慮に入れることにより、高精度な電力予測が可能となる。
【0070】
(3)実施例3
構成
実施例3では、図3を用いて本発明が提案する波形確率計算に基づく電源ノイズ(LSI内部から電源線を介して外部に漏れ出すノイズ)予測システムを説明する。本発明の電源ノイズ予測システムが、従来の電源ノイズ予測システム異なる点は、信号波形と信号間相関を同時に考慮した波形確率計算機能を有する点である。
【0071】
本発明の電源ノイズ予測システムは、電源配線記述301、テクノロジー記述302、回路記述303、入力波形確率記述304を入力とし、遅延計算部305、波形確率計算部306、ノイズ源電流計算部308、伝達関数計算部307、ノイズ計算部309とから構成される処理を経て、ノイズ予測結果310を出力する。以下、それぞれを詳しく説明する。
【0072】
電源配線記述301は、電源線の幾何学的情報と、セルおよび電源線同士の接続情報を含む。よく使われる回路記述法には、電源線記述と回路記述を混在させる場合が多いが、処理の流れを明確化するために、ここでは敢えて分けた。
【0073】
テクノロジー記述302は、波形確率計算に基づく電力予測に必要な情報を含む。具体的には、例えば以下の情報である。
【0074】
・セルの入力端子から出力端子までの信号の遅延を計算するためのパラメータ
・セルの入出力端子がスイッチングしたときのセルの電源線に流れる電流
・電源配線、セル間配線の単位長さあたりの容量、抵抗、インダクタンス
回路記述303は、セルとネットの接続情報を含む。
【0075】
入力波形確率記述304は、波形確率計算の起点となる信号(プライマリー・インプット)における基本波形の種類、および前記各基本波形の波形確率に関する情報を含む。プライマリー・インプットとして、回路全体に対する入力信号、およびフリップ・フロップの出力信号をとる。フリップ・フロップの出力信号の基本波形および波形確率は、設計の初期段階(RTレベル等)での、遅延時間を無視した動作シミュレーションで求めることが出来る。
【0076】
遅延計算部305では、回路記述とテクノロジー記述をもとに、各セルの入力から出力までの遅延時間、およびあるセルの出力ピンから別のセルの入力ピンに至る経路のネット上の遅延時間を計算する。
【0077】
波形確率計算部306では、プライマリー・インプットの基本波形および波形確率を、回路内部へ伝播させ、各内部ネット上の信号の基本波形および波形確率を計算する。実施例1の波形確率計算アルゴリズムを用いる。
【0078】
ノイズ源電流計算部308では、各セルの電源ピンに流れる電流とその出現確率を計算する。具体的には、以下のようにする。各セルにおいて、入出力信号の基本波形の各組み合わせに対し、テクノロジー記述の情報から、前記組み合わせが生じた場合に前記セルの電源ピンに流れる電流波形(以下、基本電流波形)を計算する。前記基本電流波形の出現確率(以下、電流波形確率)は、前記組み合わせの出現確率に等しい。この出現確率は、波形計算アルゴリズムと同様にして、式4を繰り返し適用することによって得られる。入出力信号の基本波形の異なる組み合わせが、同一の基本電流波形をもたらす場合には、前記組み合わせの出現確率の和をとる。以上の手続きを実行することにより、各セルの基本電流波形および電流波形確率を求めることが出来る。
【0079】
伝達関数計算部307では、ノイズ源となるセルの電源ピンから、ノイズの受け手となる電源パッドにいたる伝達関数を、AWE等の近似手法を用いて計算する。
【0080】
ノイズ計算部309では、ノイズ源(セル)の基本電流波形および電流波形確率と、伝達関数から、電源パッドにおけるノイズ強度の周波数分布を計算する。具体的には以下のようにする。
【0081】
電源パッドにおけるノイズ強度の2乗平均値〈|IOUT(ω)|2〉は、次の式によって表すことが出来る。
【0082】
【数8】
【数9】
【数10】
ただし、*は複素共役を表し、ωは角周波数、Tは基本周期、Nはノイズを測定する時間を基本周期で割ったもの、i,jはノイズ源の番号、α,βはそれぞれi番目,j番目のノイズ源における基本電流波形の番号、Ii α,Ij βはそれぞれi番目,j番目のノイズ源におけるα番目、β番目の基本電流波形、Giはi番目のノイズ源から電源パッドまでの伝達関数、P((m,Ii α)∧(n,Ij β))は、サイクルmでi番目のノイズ源に基本電流波形Ii αが現れ、サイクルnでj番目のノイズ源に基本電流波形Ij βが現れる確率である。また、^はFourier変換を表し、次の式によって定義される。
【0083】
【数11】
P((m,Ii α)∧(n,Ij β))を正確に求めるには、波形確率の時間的相関(異なるサイクル間の相関)および空間的相関(異なるノイズ源間の相関)を考慮して計算する必要がある。しかし、その処理に要する時間は、
【数12】
(ノイズ源の個数)2×(基本電流波形の個数)2×(サイクル数N)2
に比例するため、非常に長くなると予想される。そこで近似手法を用いる必要がある。以下、近似手法の一例を示す。
【0084】
(1)i≠jの場合
(1.1)m≠nの場合
時間的相関、空間的相関を無視する。すなわち、
【数13】
(1.2)m=nの場合
同時刻の場合であるため、空間的相関のみ考慮すればよい。式4と同様に計算する。
【0085】
(2)i=jの場合
ノイズ源が同一であるため、空間的相関の問題は起こらない。時間的相関だけを考慮すれば良い。時間的相関を考慮するため、波形遷移確率という概念を導入する。ある信号において、サイクル0に基本波形Wαが出現した場合、次のサイクル1に基本波形Wβが出現する確率をWαからWβへの波形遷移確率と呼び、P(Wα→Wβ)と記述する。波形遷移確率は条件付確率に他ならない。すなわち、次の等式が成り立つ。
【0086】
【数14】
各信号の波形遷移確率は、式4と同様の式を用いることによって計算することが出来る。セルの電源ピンにおける基本電流波形の遷移確率(以下、電流波形遷移確率)は、電流波形確率と同様にして、入出力信号の波形遷移確率から計算することが出来る。電流波形遷移確率と電流波形確率がわかれば、マルコフ性仮定することにより、 P((m,Ii α)∧(n,Ij β))を計算することが出来る。
【0087】
作用(機能)
回路内の各セル(ノイズ源)から電源配線を介して電源パッドに出現する電源ノイズの平均強度を、波形確率計算によって予測することが出来る。
【0088】
効果
高速で高精度な電源ノイズ予測が出来るため、早期にノイズ対策を行うことが出来、設計期間短縮に貢献する。
【0089】
(4)実施例4
構成
波形確率計算において、ある信号の基本波形の数が非常に多くなり、処理時間が長くなることがある。それを避けるために、次の処理のいずれか、または全てを行う。
【0090】
(1)基本周期をいくつかのブロックに分割し、各ブロックの境界における信号変化のパターン(0→0,0→1,1→0,1→1)が同一の基本波形をひとつの基本波形にまとめあげる。
(2)他に比べて波形確率の小さな基本波形を無視する。
【0091】
作用(機能)
波形確率計算を効率的に行うことが出来る。
【0092】
効果
処理時間短縮に寄与するため、設計期間短縮に貢献する。
【0093】
【発明の効果】
前記の如く、本発明は、プライマリー・インプットの基本波形および波形確率をもとに、回路の全信号に対する基本波形および波形確率を、信号間相関を考慮して計算することができ、また、セルおよびネットの遅延時間による波形の変形を考慮することができるため、グリッチによる消費電力を考慮することができる。
【0094】
このため、高速で高精度な電力予測が可能となり、設計期間短縮やLSIのパッケージの早期選択が可能となる。
【0095】
また、本発明は、配線間容量を考慮した電力予測をおこなうことができるため、LSIの微細化に伴って増大する配線間容量の影響を考慮に入れて、より高精度な電力予測が可能となる。
【0096】
また、本発明は、回路内の各セル(ノイズ源)から電源配線を介して電源パッドに出現する電源ノイズの平均強度を、波形確率計算によって予測することができるため、高速で高精度な電源ノイズ予測ができ、早期にノイズ対策を行うことを可能とし、設計期間短縮に貢献する。
【0097】
さらに、本発明は、基本波形をまとめあげることや、小さな基本波形を無視することにより、波形確率計算を効率的に行うことができ、処理時間短縮を可能とし、より一層設計期間短縮に貢献する。
【0098】
本発明は、CRESTでは認識できない違いを認識できる。例えば、時刻1、時刻2に遷移確率をもつCRESTの確率波形だけ与えられても、それが次のうちどちらかということを判断することは出来ない場合がある。
【0099】
(1)時刻1、時刻2で遷移する波形と、一定値の波形の統計的平均
(2)時刻1で遷移する波形と、時刻2で遷移する波形の統計的平均
一方本発明では、波形そのものを確率的なイベントとして見ているため、(1)と(2)を区別することができる。もし、次段のゲートがインバーターで、立ち上がり遅延時間と立ち下がり遅延時間が異なる場合、(1)の波形は遷移部分が消失する可能性がある。つまり、立ち上がりの前に立ち下がりがくると、波形が変化する暇がなく、一定値の波形になる。一方(2)の場合は遷移部分が消失することはない。遷移部分のある無しは、電力・ノイズの予測精度に影響する。以上から(1)と(2)を区別することの出来る本発明は、区別することの出来ないCRESTに比べ、予測精度が高い。
【0100】
また、従来のBAMでは、確率として信号確率、スイッチング確率のみを対象としていた。本発明では、波形の確率(CRESTの確率波形とは異なる)という概念を持ち込み、それに対しても従来のBAMと同様の式で信号間相関を考慮した確率計算ができる。本発明は、確率計算の対象が違うという点で従来のBAMとは異なる。そして、上記確率計算の対象を変えたという小さな違いにも関わらず、遅延を考慮に入れることが出来るようになるため、確率計算の精度が飛躍的に向上する。
【図面の簡単な説明】
【図1】本発明による波形確率計算アルゴリズムを説明するためのフローチャートである。
【図2】本発明の実施例1のシステムを説明するための図である。
【図3】本発明の実施例3のシステムを説明するための図である。
【図4】本発明の基本概念である波形確率を説明するための図である。
【図5】本発明による波形確率計算の例を説明するための図である。
【図6】従来技術(CREST)の基本概念である確率波形を説明するための図である。
【図7】分岐再収斂による信号間相関を説明するための図である。
【符号の説明】
201 テクノロジー記述
202 回路記述
203 入力波形確率記述
204 遅延計算部
205 波形確率計算部
206 電力計算部
207 電力予測結果
Claims (2)
- テクノロジー記述、回路記述、入力波形確率記述、遅延計算部、及び波形確率計算部を備える予測システムにより、論理ゲートを複数段接続して構成される集積回路のノイズ及び電力の評価を行う方法であって、
前記遅延計算部が、前記テクノロジー記述に記述された前記論理ゲートのそれぞれの入力端子から出力端子までの信号の遅延を計算するパラメータ、及び前記回路記述に記述された前記論理ゲートのそれぞれと前記論理ゲートを接続するネットの接続情報を用いて、前記論理ゲート及びネットそれぞれの遅延時間を計算し、
前記波形確率計算部が、前記入力波形確率記述に記述された前記集積回路の入力端子のそれぞれに入力される入力信号波形を基本周期で区切った基本波形及び前記入力信号波形の中で前記基本波形のそれぞれが出現する割合を規定する波形確率を用いて、前記入力信号波形を前記入力端子を起点にして前記論理ゲートのそれぞれの入力側から出力側へと前記ネットのそれぞれを辿って前記遅延時間に基いて伝播させて前記論理ゲートの入力端子のそれぞれに入力される入力側基本波形の組み合わせから前記論理ゲートの出力側のネットに出力される出力信号波形を前記基本周期で区切った新たな基本波形を算出し、
前記波形確率計算部が、前記出力信号波形の中における前記新たな基本波形の出現割合に、前記入力側基本波形の組み合わせが生じる組み合わせ確率を加算して新たな波形確率を求める
ことを含む処理により、前記集積回路のノイズ及び電力を計算することを特徴とする集積回路のノイズ及び電力の評価方法。 - 前記論理ゲートの中の任意の論理ゲートの一の入力端子の基本波形をWA、他の入力端子の基本波形をWBとした場合に、前記基本波形WA及びWBの組み合わせ確率をP(WA∧WB)、前記基本波形WA及びWBの波形確率をそれぞれP(WA)及びP(WB)、前記集積回路のi(i=1〜n)番目の入力端子のα番目及びβ番目の基本波形(但し、α<β)をそれぞれw i α 及びw i β 、前記集積回路の入力端子のα番目及びβ番目の基本波形の波形確率をそれぞれP(w i α )及びP(w i β )、前記集積回路のi番目の入力端子がα番目及びβ番目の基本波形にあるという条件のもとで基本波形WA及びWBが出現する条件付き確率をそれぞれP(WA|w i α )及びP(WB|w i β )として、
と表されることを特徴とする集積回路のノイズ及び電力の評価方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26453899A JP3836276B2 (ja) | 1999-09-17 | 1999-09-17 | 集積回路のノイズ及び電力の評価方法 |
US09/661,919 US7076405B1 (en) | 1999-09-17 | 2000-09-14 | Method for estimating power consumption and noise levels of an integrated circuit, and computer-readable recording medium storing a program for estimating power consumption and noise levels of an integrated circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26453899A JP3836276B2 (ja) | 1999-09-17 | 1999-09-17 | 集積回路のノイズ及び電力の評価方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001092860A JP2001092860A (ja) | 2001-04-06 |
JP3836276B2 true JP3836276B2 (ja) | 2006-10-25 |
Family
ID=17404667
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26453899A Expired - Fee Related JP3836276B2 (ja) | 1999-09-17 | 1999-09-17 | 集積回路のノイズ及び電力の評価方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7076405B1 (ja) |
JP (1) | JP3836276B2 (ja) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7363208B2 (en) * | 2003-07-10 | 2008-04-22 | Freescale Semiconductor, Inc. | Power consumption estimation |
US7810058B1 (en) * | 2005-02-10 | 2010-10-05 | Xilinx, Inc. | Early power estimator for integrated circuits |
US7401315B2 (en) * | 2005-11-14 | 2008-07-15 | Avago Technologies General Ip Pte Ltd | System and method for implementing package level IP preverification for system on chip devices |
US7580824B1 (en) * | 2005-12-21 | 2009-08-25 | Altera Corporation | Apparatus and methods for modeling power characteristics of electronic circuitry |
US7913201B2 (en) * | 2006-09-08 | 2011-03-22 | International Business Machines Corporation | Structure for estimating power consumption of integrated circuitry |
US7720667B2 (en) * | 2006-09-08 | 2010-05-18 | International Business Machines Corporation | Method and system for estimating power consumption of integrated circuitry |
KR100915393B1 (ko) | 2007-03-28 | 2009-09-07 | 인하대학교 산학협력단 | 최소 통계법과 소프트 디시전법을 확률적으로 결합하여잡음 전력을 추정하는 방법 |
US7809542B2 (en) * | 2007-05-07 | 2010-10-05 | International Business Machines Corporation | System and method for glitch analysis in circuits |
US8095353B2 (en) * | 2007-12-03 | 2012-01-10 | Fujitsu Limited | Power index computing apparatus, method of computing power index, and computer product |
US8825464B2 (en) * | 2008-09-02 | 2014-09-02 | Oracle America, Inc. | Method and apparatus for parallelization of sequential power simulation |
US8161434B2 (en) * | 2009-03-06 | 2012-04-17 | Synopsys, Inc. | Statistical formal activity analysis with consideration of temporal and spatial correlations |
JP5099066B2 (ja) * | 2009-04-10 | 2012-12-12 | オムロン株式会社 | エネルギー監視装置およびその制御方法、ならびにエネルギー監視プログラム |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5557531A (en) * | 1990-04-06 | 1996-09-17 | Lsi Logic Corporation | Method and system for creating and validating low level structural description of electronic design from higher level, behavior-oriented description, including estimating power dissipation of physical implementation |
US5668732A (en) * | 1994-06-03 | 1997-09-16 | Synopsys, Inc. | Method for estimating power consumption of a cyclic sequential electronic circuit |
JP3213198B2 (ja) * | 1995-03-15 | 2001-10-02 | 株式会社東芝 | 集積回路の電力評価方法 |
US5872471A (en) * | 1995-12-25 | 1999-02-16 | Hitachi, Ltd. | Simultaneous bidirectional transmission circuit |
JPH09190464A (ja) * | 1996-01-12 | 1997-07-22 | Toshiba Corp | 集積回路の電力評価方法 |
US6324679B1 (en) * | 1997-06-03 | 2001-11-27 | Nec Usa, Inc. | Register transfer level power optimization with emphasis on glitch analysis and reduction |
US6363515B1 (en) * | 1997-12-30 | 2002-03-26 | Intel Corporation | Early power estimation tool for high performance electronic system design |
JP3655996B2 (ja) * | 1998-05-18 | 2005-06-02 | 株式会社東芝 | Lsiの不要輻射低減システムおよび方法 |
-
1999
- 1999-09-17 JP JP26453899A patent/JP3836276B2/ja not_active Expired - Fee Related
-
2000
- 2000-09-14 US US09/661,919 patent/US7076405B1/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2001092860A (ja) | 2001-04-06 |
US7076405B1 (en) | 2006-07-11 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060328 |
|
A131 | Notification of reasons for refusal |
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|
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100804 Year of fee payment: 4 |
|
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|
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