CN110457849A

CN110457849A - 一种可配置的数字集成电路设计方法

Info

Publication number: CN110457849A
Application number: CN201910764859.2A
Authority: CN
Inventors: 彭智聪; 陈岚; 周崟灏
Original assignee: Institute of Microelectronics of CAS
Current assignee: Institute of Microelectronics of CAS
Priority date: 2019-08-19
Filing date: 2019-08-19
Publication date: 2019-11-15
Anticipated expiration: 2039-08-19
Also published as: CN110457849B

Abstract

本发明涉及一种可配置的数字集成电路设计方法，属于集成电路设计领域，方法包括：进行设计环境配置，导入库文件、工艺文件、设计数据和用户配置文件；产生流程脚本，根据用户配置文件建立设计流程；按照所述流程脚本，调用EDA工具，运行设计的流程；存储运行过程中产生的中间过程文件，根据中间过程文件中提示的运行过程中出现的错误或警告，修改所述流程脚本，重新运行设计流程，直到中间过程文件中无错误提示，输出设计报告和运行结果，用于数字集成电路的设计。本发明提高了设计流程的可移植性、灵活性，方便用户对设计中存在的问题进行回溯，便于调试。

Description

一种可配置的数字集成电路设计方法

技术领域

本发明涉及集成电路设计领域，尤其是一种可配置的数字集成电路设计方法。

背景技术

当前，数字集成电路规模已达亿门的量级，工艺节点已达到7nm以下，对于如此复杂的集成电路设计，任何对版图的手动修改都有可能导致时序和DRC的大量违例，因而必须依靠EDA工具。工具利用软件算法指导集成电路的设计、利用大量计算资源解决集成电路设计的NP-hard问题。设计者通过脚本调用EDA工具的各种引擎、配置设计参数，使得EDA工具按照设计者的思路交付版图，满足设计的性能、功耗和面积要求。设计流程，即以设计方法学为基础，以流程脚本为载体，提供给集成电路设计人员的设计模板，它是一种非常重要的集成电路设计共性技术。

数字集成电路设计流程属于集成电路设计方法学范畴，被广泛应用于集成电路设计领域。目前，数字集成电路设计流程可分为三类：1)EDA厂商与代工厂共同开发，为用户使用EDA工具、掌握代工厂某一工艺节点下的工艺数据扫清障碍，如SMIC-SynopsysReference Flow 6.0、SMIC-Cadence Reference Flow 6.0等；2)EDA厂商单独开发，提供基本的脚本框架；3)IC设计公司自主开发，可针对某一产品型号缩短设计周期、提高设计效率。

现有的设计流程存在以下问题：1)对于EDA厂商和代工厂共同开发的设计流程，只适用于特定的工艺节点、特定的设计，不可移植；2)EDA厂商开发的设计流程，脚本嵌套层数多，不利于用户的使用；3)IC设计公司开发的设计流程，只在公司范围内流通，根据公司芯片产品的特点定制，适用性不强。

发明内容

鉴于上述的分析，本发明旨在提供一种可配置的数字集成电路设计方法，解决现有设计流程存在的问题，提高了设计流程的可移植性、灵活性，方便用户对设计中存在的问题进行回溯，便于调试。

本发明的目的主要是通过以下技术方案实现的：

本发明公开了一种可配置的数字集成电路设计方法，包括，

步骤S101、进行设计环境配置，导入库文件、工艺文件、设计数据和用户配置文件；

步骤S102、产生流程脚本，根据用户配置文件建立设计流程；

步骤S103、按照所述流程脚本，调用EDA工具，运行设计的流程；

步骤S104、存储运行过程中产生的中间过程文件，根据中间过程文件中提示的运行过程中出现的错误或警告，修改所述流程脚本，重新运行设计流程，直到中间过程文件中无错误提示；

步骤S105、输出设计报告和运行结果，用于数字集成电路的设计。

进一步地，步骤S104包括以下子步骤：

步骤S104-1、判断存储的所述中间过程文件中是否有错误提示，是，则根据错误内容，修改所述流程脚本，返回步骤S103；否，则进入步骤S104-2；

步骤S104-2、判断存储的所述中间过程文件中是否有警告提示，是，则进入步骤S104-3；否，则进入步骤S105；

步骤S104-3、根据所述警告的内容，判断所述警告是否可忽略？是，则进入步骤S105；否，则根据警告内容，修改所述流程脚本，返回步骤S103。

进一步地，对于低功耗的数字集成电路设计，在所述步骤S102中采用功耗驱动的设计流程。

进一步地，所述功耗驱动的设计流程包括：

步骤S201、文件输入，导入多沟道多阈值标准单元库、功耗管理单元库、设计数据、工艺文件和功耗意图文件；

步骤S202、进行集成电路的寄存器传输级功耗优化；

步骤S203、逻辑综合，根据时序约束和逻辑DRC约束，使用综合工具进行逻辑综合，将寄存器传输级代码映射成门级网表；

步骤S204、根据所述导入的功耗意图文件创建多电源区域；

步骤S205、采用负载与翻转率协同优化方式进行门级功耗优化；

步骤S206、进行标准单元和功耗管理单元的布局；

步骤S207、对布局后的电路进行晶体管级功耗优化；

步骤S208、进行集成电路的多电压域时钟树综合；

步骤S209、进行集成电路的多电压域布线。

进一步地，所述寄存器传输级功耗优化包括门控时钟插入、异或门插入、单比特寄存器替换为多比特寄存器在内的优化。

进一步地，对于高主频的数字集成电路设计，在所述步骤S102中采用时序驱动的设计流程。

进一步地，所述时序驱动的设计流程包括：

步骤S301、文件输入，导入库文件、设计数据和工艺文件；

步骤S302、进行综合前的时序优化；

步骤S303、逻辑综合，根据时序约束和逻辑DRC约束，使用综合工具进行逻辑综合，将寄存器传输级代码映射成门级网表；

步骤S304、判断是否存在布图规划的物理信息；若是，则跳转到步骤S307；否，则跳转到步骤S305；

步骤S305、进行集成电路的布图规划；

步骤S306、导出布图规划的物理信息，跳转到步骤S303；

步骤S307、进行集成电路的布局前时序优化；

步骤S308、采用时序驱动的布局方式对集成电路中的标准单元进行布局；

步骤S309、采用时钟网络技术进行时钟树综合；

步骤S310、采用有用偏差技术优化时序；

步骤S311、进行集成电路的防串扰布线。

进一步地，所述综合前时序优化包括逻辑门的自动重组、寄存器重排序、模块的边界优化、创建路径组、设置路径组权重和优先级。

进一步地，所述布局前时序优化包括时钟门控预布局、布线层优化、磁性布局和相关布局。

进一步地，所述防串扰布线，包括采用屏蔽时钟网络，对相互之间串扰较大的关键路径增加线间距，在长连线上插入缓冲器，以及对产生串扰的线网调整驱动和负载。

本发明有益效果如下：

本发明提高了设计流程的可移植性、灵活性，方便用户对设计中存在的问题进行回溯，便于调试；

本发明的设计流程可基于时序驱动或功耗驱动进行设计，适用于高性能、低功耗的集成电路设计；同时，设计方法结合以往流片的经验，可减少设计迭代次数。

设计流程覆盖了RTL到GDSII的全流程设计，以模板的形式提供给用户，可大大缩短用户编写脚本的时间，有利于缩短设计周期、提高设计效率。

附图说明

附图仅用于示出具体实施例的目的，而并不认为是对本发明的限制，在整个附图中，相同的参考符号表示相同的部件。

图1为本发明实施例中的可配置的数字集成电路设计方法流程图；

图2为本发明实施例中的功耗驱动设计流程图；

图3为本发明实施例中的时序驱动设计流程图。

具体实施方式

下面结合附图来具体描述本发明的优选实施例，其中，附图构成本申请一部分，并与本发明的实施例一起用于阐释本发明的原理。

本实施例公开了一种可配置的数字集成电路设计方法，覆盖从RTL(RegisterTransfer Level，寄存器传输级)到GDSII(Graphic Data System，版图数据格式)的全流程设计，设计流程如图1所示，包括如下步骤：

步骤S101、进行设计环境配置；

所述设计环境配置包括库文件(标准单元库、IP库、IO库)，工艺文件，设计数据(设计约束、设计代码、功耗文件)和用户配置文件。

步骤S102、根据用户配置文件建立设计流程，产生流程脚本；

所述产生的流程脚本，用于指导EDA(Electronic Design Automation，电子自动化设计)工具调用相应的优化引擎，进行设计的优化。

优选的，为了分别适用于高性能或低功耗设计要求，用户可采用时序驱动或功耗驱动的流程。通过修改用户配置文件，实现流程脚本的扩展或剪裁。

步骤S103、运行设计的流程，按照所述流程脚本，调用EDA工具；

具体的，步骤S104包括以下子步骤：

优选的，对于以低功耗为数字集成电路的设计要求，在所述步骤S102中采用功耗驱动的设计流程，通过在所述用户配置文件中开启相应选项，采用多种抽象级别的功耗优化方法，达到降低总功耗的目的。

具体的，在芯片物理实现过程中，功耗优化可分为系统级、寄存器传输级、门级、晶体管级4个层级，均可在所述用户配置文件中开启相应选项，建立对应的流程脚本。

功耗驱动设计流程如图2所示，包括如下步骤：

步骤S201、文件输入，导入多沟道多阈值标准单元库、功耗管理单元库、设计数据、工艺文件和功耗意图文件。

其中，

所述多沟道多阈值标准单元库包括同一工艺节点下代工厂提供的不同阈值和不同沟道长度的标准单元；

所述功耗管理单元库含有电平转换单元、隔离单元、电源关断单元、常开单元、状态保持单元；

功耗意图文件中定义了电压域、特殊单元的连接、电压状态表等；

设计数据包括了寄存器传输级源代码、设计约束文件、功耗意图文件和翻转率文件等；

工艺文件包括了布线层信息、互连线延迟参数信息。

步骤S202、进行集成电路的寄存器传输级功耗优化；

具体的，寄存器传输级功耗优化包括门控时钟插入、异或门插入、单比特寄存器替换为多比特寄存器在内的优化技术。

在所述流程脚本中将所述每一项寄存器传输级功耗优化设置为单独的函数，在流程脚本中可以开启相应的优化选项。

步骤S203、根据时序约束和逻辑DRC(design rule check)约束，使用综合工具进行逻辑综合；将寄存器传输级代码映射成门级网表；

步骤S204、根据所述导入的功耗意图文件创建多电源区域；

将电压域从逻辑连接转变为物理图形，对每个电源区域内的宏模块进行摆放，并设置电源网络连接。

具体的，采用的方法包括单元映射、时序调整、公因子提取、工艺映射、门尺寸优化、路径平衡、交换引脚、插入缓冲器等，通过结合设计输入的翻转率文件进行优化。

所述设计输入的翻转率文件，标识每一条线网的翻转情况，根据该文件，可以缩短翻转率高的线网的走线长度，从而减小动态功耗。

步骤S206、对标准单元和功耗管理单元进行布局；

通过调整单元位置和改变单元驱动能力满足时序要求，避免拥塞。

步骤S207、对布局后的单元电路进行晶体管级功耗优化；

对布局后的单元电路进行时序分析，确定时序裕量为正的路径，进行泄露功耗优化，将时序裕量为正的非关键路径上的单元替换为低功耗、低速单元。

步骤S208、进行集成电路的多电压域时钟树综合；插入缓冲器和反相器，满足不同电压域之间时钟树的平衡。

步骤S209、进行集成电路的多电压域布线，以解决串扰、拥塞问题，并满足可制造性设计。

解决串扰：包括采用屏蔽时钟网络，对相互之间串扰较大的关键路径增加线间距，在长连线上插入缓冲器，以及对产生串扰的线网调整驱动和负载

解决拥塞：设置布线引导、自定义布线策略等。

可制造性设计包括天线效应修复、冗余金属填充、增加线宽、插入冗余过孔、宽金属打孔等。

优选的，对于以高性能为数字集成电路的设计要求，主频要求较高，在所述步骤S102中采用时序驱动的设计流程。

时序驱动的设计流程通过在不同阶段运用时序收敛策略，来实现高性能设计。时序优化方法贯穿于整个RTL到GDSII的设计流程中，如逻辑综合、布局、时钟树综合、布线的各个阶段。图3所示为时序驱动的设计流程框图。

时序驱动的设计流程具体实施步骤如下：

步骤S301、文件输入，导入库文件(标准单元库、IP库、IO库)、设计数据(设计代码、设计约束)，和工艺文件。

步骤S302、进行综合前的时序优化；

具体的，包括逻辑门的自动重组、寄存器重排序、模块的边界优化、创建路径组、设置路径组权重和优先级等。

步骤S303、根据时序约束和逻辑DRC约束，使用综合工具进行逻辑综合；将RTL代码映射成门级网表。

步骤S304、判断是否存在布图规划的物理信息；是，则跳转到步骤S307；否，则跳转到步骤S305。

步骤S305、进行集成电路的布图规划；设计芯片尺寸和形状、宏模块摆放位置、引脚摆放位置，进行电源网络规划。

步骤S306、导出物理信息；将布图规划中的物理信息提取到文件中，跳转到步骤S303。

步骤S307、布局前时序优化；包括时钟门控预布局、布线层优化、磁性布局和相关布局。

其中，

时钟门控预布局使门控时钟靠近被驱动的寄存器组摆放，解决门控时钟建立时间违例的问题。

布线层优化是指在布局阶段计算线负载时，将关键时序路径分配到较高的布线层，并用较高布线层上的电学特性来计算互连线延迟信息，避免插入过多缓冲单元导致的时序违例和布线拥塞，提高布局阶段时序分析的准确性。

磁性布局，是将有逻辑连接关系的单元在物理上相互靠近，减少互连线延迟。

相关布局，多用于数据路径和寄存器，将相互关联的寄存器以阵列的形式排列，缩短数据路径，提高设计的品质因数。

布局时首要考虑时序，最大程度的优化最差负裕量和总的负裕量，降低对功耗和面积的优化力度。

步骤S309、采用时钟网络技术进行时钟树综合；

具体包括时钟门控预处理、时钟分割、构建全局网络、插入网络驱动器、局部树绕线、快速网络时序分析、预驱动树综合、整体时钟绕线、时钟网络时序分析。

步骤S310、采用有用偏差技术进行时序优化；

具体的，有用偏差技术对数据路径和时钟路径同时进行优化，利用时序裕量对时钟树进行平衡。

步骤S310、进行集成电路的防串扰布线；

采用屏蔽时钟网络，对相互之间串扰较大的关键路径增加线间距，在长连线上插入缓冲器，以及对产生串扰的线网调整驱动和负载。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。

Claims

1.一种可配置的数字集成电路设计方法，其特征在于，包括，

步骤S102、产生流程脚本，根据用户配置文件建立设计流程；

2.根据权利要求1所述的数字集成电路设计方法，其特征在于，步骤S104包括以下子步骤：

3.根据权利要求1所述的数字集成电路设计方法，其特征在于，对于低功耗的数字集成电路设计，在所述步骤S102中采用功耗驱动的设计流程。

4.根据权利要求3所述的数字集成电路设计方法，其特征在于，所述功耗驱动的设计流程包括：

步骤S201、文件输入；

步骤S202、进行集成电路的寄存器传输级功耗优化；

步骤S203、逻辑综合；

步骤S204、根据所述导入的功耗意图文件创建多电源区域；

步骤S206、进行标准单元和功耗管理单元的布局；

步骤S207、对布局后的电路进行晶体管级功耗优化；

步骤S208、进行集成电路的多电压域时钟树综合；

步骤S209、进行集成电路的多电压域布线。

5.根据权利要求4所述的数字集成电路设计方法，其特征在于，所述寄存器传输级功耗优化包括门控时钟插入、异或门插入、单比特寄存器替换为多比特寄存器在内的优化。

6.根据权利要求1所述的数字集成电路设计方法，其特征在于，对于高主频的数字集成电路设计，在所述步骤S102中采用时序驱动的设计流程。

7.根据权利要求6所述的数字集成电路设计方法，其特征在于，所述时序驱动的设计流程包括：

步骤S301、文件输入；

步骤S302、进行综合前的时序优化；

步骤S303、逻辑综合；

步骤S305、进行集成电路的布图规划；

步骤S306、导出布图规划的物理信息，跳转到步骤S303；

步骤S307、进行集成电路的布局前时序优化；

步骤S309、采用时钟网络技术进行时钟树综合；

步骤S310、采用有用偏差技术优化时序；

步骤S311、进行集成电路的防串扰布线。

8.根据权利要求7所述的数字集成电路设计方法，其特征在于，所述综合前时序优化包括逻辑门的自动重组、寄存器重排序、模块的边界优化、创建路径组、设置路径组权重和优先级。

9.根据权利要求7所述的数字集成电路设计方法，其特征在于，所述布局前时序优化包括时钟门控预布局、布线层优化、磁性布局和相关布局。

10.根据权利要求7所述的数字集成电路设计方法，其特征在于，所述防串扰布线，包括采用屏蔽时钟网络，对相互之间串扰较大的关键路径增加线间距，在长连线上插入缓冲器，以及对产生串扰的线网调整驱动和负载。