CN112214957A - 一种用于芯片的蛋糕式集成电路布局方法及系统 - Google Patents

一种用于芯片的蛋糕式集成电路布局方法及系统 Download PDF

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Abstract

本发明公开了一种用于芯片的蛋糕式集成电路布局方法及系统，所述方法包括：获取芯片前端提供的电路网络信息网表后进行关联分析，得到若干个寄存器之间的功能关联表和逻辑关联表；根据所述芯片布局时使用的各个功能模块确定对应所需的标准单元库，并按照所述功能模块的面积大小进行先后排序；根据所述功能关联表、逻辑关联表以及所述标准单元库，结合靠芯片边界摆放原则，将所述芯片分为若干个功能区域后进行芯片的蛋糕式布局。本发明采用独特的芯片蛋糕式布局方法，提高在布局时数目较多且大小不一的功能模块布局的灵活性，避免芯片布局时出现杂乱复杂的问题，并减小芯片布局所需的面积，有效利用布线资源和提高布通率，降低芯片布局的成本。

Description

一种用于芯片的蛋糕式集成电路布局方法及系统
技术领域
本发明涉及集成电路技术领域，尤其是涉及一种用于芯片的蛋糕式集成电路布局方法及系统。
背景技术
集成电路布线布局是数字电路设计流程里面至关重要的一部分，对于芯片的时序满足与否、芯片的面积以及芯片最终的成品率都有着重要的影响，也会直接影响到芯片流片的成本。特别当芯片达到一定的规模后，由于需要采用较多的且大小不一的IP模块、宏模块以及标准单元进行混合设计，而在这种情形下能够对IP模块和宏模块加以合理处理，以更好地满足时序和供电需求，同时将芯片面积降下来，将成为数字电路设计过程中一个关键技术点。现有的集成电路原则一般是将IP模块和宏模块按照数据流摆放在芯片内壁四周，以便于搭建供电网络，提供更多的绕线资源，进而便于芯片的布线。
但是，在对现有技术的研究与实践过程中，本发明的发明人发现，当芯片的规模达到一定量级的时候，数字电路设计中就会用到数目较多且大小不一的IP模块和宏模块，那么就必须要在各个IP模块和宏模块之间留出足够布局布线的空间，以满足各个IP模块和宏模块周边数据流电路的布局布线。而按照传统的集成电路布线布局原则进行布局，不仅会大大增加芯片的面积缩小的难度，同时也会导致芯片版图布局出现杂乱复杂的问题，影响芯片版图整体的美观性，增加后续研发人员整理集成电路的难度。因此，亟需一种能够克服上述缺陷的集成电路布局方法。
发明内容
本发明实施例所要解决的技术问题在于，提供一种用于芯片的蛋糕式集成电路布局方法及系统，能够对芯片进行蛋糕式布局。
为解决上述问题，本发明的一个实施例提供了一种用于芯片的蛋糕式集成电路布局方法，至少包括如下步骤：
获取芯片前端提供的电路网络信息网表后进行关联分析，得到若干个寄存器之间的功能关联表和逻辑关联表；
根据所述芯片布局时使用的各个功能模块确定对应所需的标准单元库，并按照所述功能模块的面积大小进行先后排序；
根据所述功能关联表、逻辑关联表以及所述标准单元库，结合靠芯片边界摆放原则，将所述芯片分为若干个功能区域后进行芯片的蛋糕式布局。
进一步地，所述蛋糕式布局，具体包括：
按照所述功能模块的面积大小顺序对应地从外至内摆放在所述芯片的若干个功能区域；
分析各个功能模块之间的特性参数，并根据所述特性参数对所述功能模块进行对称性的摆放调整；
根据所述功能模块的面积及各个功能模块之间的功能关联表和逻辑关联表，对所述芯片上的功能模块再次进行芯片布局时序的摆放调整。
进一步地，所述特性参数，包括走线复杂性、端口负载电容、天线效应系数、输出负载系数以及各个模块之间数据流关系的特性参数。
进一步地，所述电路网络信息网表，包括IC系统架构设计信息、RTL编程、仿真验证、逻辑综合、静态时序分析和形式验证。
进一步地，所述根据所述芯片布局时使用的各个功能模块确定对应所需的标准单元库，具体包括：
对于高性能的功能模块，选取LVT单元库进行综合布局，以及选取SVT单元库进行优化；
对于常规性能的功能模块，选取SVT单元库进行综合布局，以及选取LVT单元库进行优化；
对于低性能的功能模块，则选取HVT单元库进行综合布局，以及选取SVT单元库进行优化。
本发明的一个实施例提供了一种用于芯片的蛋糕式集成电路布局系统，包括：
关联分析模块，用于获取芯片前端提供的电路网络信息网表后进行关联分析，得到若干个寄存器之间的功能关联表和逻辑关联表；
标准单元库模块，用于根据所述芯片布局时使用的各个功能模块确定对应所需的标准单元库，并按照所述功能模块的面积大小进行先后排序；
蛋糕式布局模块，用于根据所述功能关联表、逻辑关联表以及所述标准单元库，结合靠芯片边界摆放原则，将所述芯片分为若干个功能区域后进行芯片的蛋糕式布局。
进一步地，所述蛋糕式布局模块，具体包括：
按照所述功能模块的面积大小顺序对应地从外至内摆放在所述芯片的若干个功能区域；
分析各个功能模块之间的特性参数，并根据所述特性参数对所述功能模块进行对称性的摆放调整；
根据所述功能模块的面积及各个功能模块之间的功能关联表和逻辑关联表，对所述芯片上的功能模块再次进行芯片布局时序的摆放调整。
进一步地，所述标准单元库模块，具体包括：
对于高性能的功能模块，选取LVT单元库进行综合布局，以及选取SVT单元库进行优化；
对于常规性能的功能模块，选取SVT单元库进行综合布局，以及选取LVT单元库进行优化；
对于低性能的功能模块，则选取HVT单元库进行综合布局，以及选取SVT单元库进行优化。
本发明的一个实施例还提供了一种用于芯片的蛋糕式集成电路布局的终端设备，包括处理器、存储器以及存储在所述存储器中且被配置为由所述处理器执行的计算机程序，所述处理器执行所述计算机程序时实现如上所述的用于芯片的蛋糕式集成电路布局方法。
本发明的一个实施例还提供了一种计算机可读存储介质，所述计算机可读存储介质包括存储的计算机程序，其中，在所述计算机程序运行时控制所述计算机可读存储介质所在设备执行如上所述的用于芯片的蛋糕式集成电路布局方法。
实施本发明实施例，具有如下有益效果：
本发明实施例提供的一种用于芯片的蛋糕式集成电路布局方法及系统，所述方法包括：获取芯片前端提供的电路网络信息网表后进行关联分析，得到若干个寄存器之间的功能关联表和逻辑关联表；根据所述芯片布局时使用的各个功能模块确定对应所需的标准单元库，并按照所述功能模块的面积大小进行先后排序；根据所述功能关联表、逻辑关联表以及所述标准单元库，结合靠芯片边界摆放原则，将所述芯片分为若干个功能区域后进行芯片的蛋糕式布局。
与现有技术相比，本发明实施例采用独特的芯片蛋糕式布局方法，提高在布局时数目较多且大小不一的功能模块布局的灵活性，避免芯片布局时出现杂乱复杂的问题，且有利于减小芯片布局时所需的面积；并且在进行布局调整时对各个功能模块进行关联分析，根据模块之间的逻辑关系或功能关系摆放在芯片合适的位置，有效利用布线资源和提高布通率，降低芯片布局的成本；同时，在蛋糕式布局时还包括对时序的调整，有利于时钟树的长成，进一步加快时序收敛。
附图说明
图1为本发明第一实施例提供的一种用于芯片的蛋糕式集成电路布局方法的流程示意图；
图2为本发明第一实施例提供的蛋糕式布局的示意图；
图3为本发明第一实施例提供的时钟树网络模型的示意图；
图4为本发明第二实施例提供的一种用于芯片的蛋糕式集成电路布局系统的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在本申请的描述中，需要理解的是，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。
首先介绍本发明可以提供的应用场景，如对芯片的蛋糕式布局。
本发明第一实施例：
请参阅图1-3。
如图1所示，本实施例提供了一种用于芯片的蛋糕式集成电路布局方法，至少包括如下步骤：
S101、获取芯片前端提供的电路网络信息网表后进行关联分析，得到若干个寄存器之间的功能关联表和逻辑关联表。
具体的，对于步骤S101，获取前端提供的netlist网表，其中netlist网表即电路网络信息，包含了电路中用到的cell(单元)信息和它们之间的连接关系，也符合Verilog语法，从netlist网表中对各个模块的功能描述去分析各个模块(或寄存器)的逻辑关系，进一步确定各个模块(寄存器)在功能或者逻辑之间的关联性，比如每个模块或者单元cells的输入端input、输出端output、时钟信号端CK、数据信号端D等它们之间的连接关系；这样在布局的时候才能更好的将每个模块下的寄存器尽可能地摆放在一定的区域内，比如ROM、RAM、PLL、RTC等这些模块内部的寄存器可以集中摆放在一起。
在优选的实施例中，所述电路网络信息网表，包括IC系统架构设计信息、RTL编程、仿真验证、逻辑综合、静态时序分析和形式验证。
具体的，本发明实施例提及的电路网络信息网表，简单来说就是芯片的设计架构到生成可以布局布线用的网表；其中包含了IC系统架构设计、RTL的编程和仿真验证(verification)、逻辑综合、STA(静态时序分析)、形式验证等。
S102、根据所述芯片布局时使用的各个功能模块确定对应所需的标准单元库，并按照所述功能模块的面积大小进行先后排序。
在优选的实施例中，所述根据所述芯片布局时使用的各个功能模块确定对应所需的标准单元库，具体包括：
对于高性能的功能模块，选取LVT单元库进行综合布局，以及选取SVT单元库进行优化；
对于常规性能的功能模块，选取SVT单元库进行综合布局，以及选取LVT单元库进行优化；
对于低性能的功能模块，则选取HVT单元库进行综合布局，以及选取SVT单元库进行优化。
具体的，对于步骤S102，根据布局所用模块的功能去分析单元库，进一步确认该用uLVT、LVT、SVT、HVT、uHVT中哪种VT的标准单元库，其中u是ultra超的简写；L是low低的简写；S是standard常规的简写；H是high高的简写；VT是voltage电压的简写；同时选择合适的标准库也有利于优化芯片的面积、性能和功耗。
比如芯片设计功能模块(high performance)高性能的，可以选取LVT单元库来综合或布局和SVT单元库来优化；medium performance常规性能的，可以选取SVT单元库来综合或布局和LVT单元库来优化；low performance低性能的，可以选取HVT单元库来综合或布局和SVT单元库来优化。
S103、根据所述功能关联表、逻辑关联表以及所述标准单元库，结合靠芯片边界摆放原则，将所述芯片分为若干个功能区域后进行芯片的蛋糕式布局。
具体的，对于步骤S103，根据步骤S101和步骤S102的分析结果，结合传统的宏模块或者IP模块或寄存器memory靠芯片边界摆放原则，即优先考虑将大的宏模块或IP模块或寄存器memory摆放在芯片边界，其余较小模块根据模块的特性参数依次进行对称性的摆放，总体形成大模块在外圈，小模块在内圈；并根据模块面积和模块间的逻辑功能进行调整，一般以各模块间的逻辑关系强的进行位置上优先摆放，其次考虑整体布局的美观性来进行大小不一的模块微调，完成对芯片中的宏模块或者IP模块或者存储器memory的蛋糕式布局(如图2所示)实现芯片布局面积最小化，并且这也近似如图3所示的时钟树的top(顶部)、trunk(主干)和leaf(叶子)的网络模型，也进一步有利于时序的优化，有利于时钟树的长成，进一步加快芯片布局的时序收敛。根据所述功能模块的面积及各个功能模块之间的功能关联表和逻辑关联表，对所述芯片上的功能模块再次进行芯片布局时序的摆放调整，能够更好地满足时序收敛。
在优选的实施例中，所述蛋糕式布局，具体包括：
按照所述功能模块的面积大小顺序对应地从外至内摆放在所述芯片的若干个功能区域；
分析各个功能模块之间的特性参数，并根据所述特性参数对所述功能模块进行对称性的摆放调整；
根据所述功能模块的面积及各个功能模块之间的功能关联表和逻辑关联表，对所述芯片上的功能模块再次进行芯片布局时序的摆放调整。
如图2所示，按照蛋糕式分布原则对芯片宏模块或者IP模块的蛋糕式布局，图中正多边形外框代表芯片的边界；各个方块代表的是芯片中各个宏模块或者IP模块或者memory存储器；正多边形的四边可放置芯片的各种输入或者输出端端口；空白地方或者各模块间的缝隙是留给必须的布局布线以及各模块的周边单元电路的，这些周边单元将由工具根据他们与模块间的逻辑关系自动摆放在合适的位置。
在优选的实施例中，所述特性参数，包括走线复杂性、端口负载电容、天线效应系数、输出负载系数以及各个模块之间数据流关系的特性参数。
本实施例提供的一种用于芯片的蛋糕式集成电路布局方法包括：获取芯片前端提供的电路网络信息网表后进行关联分析，得到若干个寄存器之间的功能关联表和逻辑关联表；根据所述芯片布局时使用的各个功能模块确定对应所需的标准单元库，并按照所述功能模块的面积大小进行先后排序；根据所述功能关联表、逻辑关联表以及所述标准单元库，结合靠芯片边界摆放原则，将所述芯片分为若干个功能区域后进行芯片的蛋糕式布局。
与现有技术相比，本实施例采用独特的芯片蛋糕式布局方法，芯片的宏模块或者IP模块或者寄存器memory单元不会拘于按边缘摆放，提高在布局时数目较多且大小不一的功能模块布局的灵活性，避免芯片布局时出现杂乱复杂的问题，且有利于减小芯片布局时所需的面积，同时大大缓解了芯片规模给面积带来的压力；并且在进行布局调整时对各个功能模块进行关联分析，根据模块之间的逻辑关系或功能关系摆放在芯片合适的位置，有效利用布线资源和提高布通率，降低芯片布局的成本；同时，在蛋糕式布局时还包括对时序的调整，有利于时钟树的长成，进一步加快时序收敛。
本发明第二实施例：
请参阅图4。
如图4所示，本实施例提供了一种用于芯片的蛋糕式集成电路布局系统，包括：
关联分析模块100，用于获取芯片前端提供的电路网络信息网表后进行关联分析，得到若干个寄存器之间的功能关联表和逻辑关联表。
具体的，对于关联分析模块100，获取前端提供的netlist网表，其中netlist网表即电路网络信息，包含了电路中用到的cell(单元)信息和它们之间的连接关系，也符合Verilog语法，从netlist网表中对各个模块的功能描述去分析各个模块(或寄存器)的逻辑关系，进一步确定各个模块(寄存器)在功能或者逻辑之间的关联性，比如每个模块或者单元cells的输入端input、输出端output、时钟信号端CK、数据信号端D等它们之间的连接关系；这样在布局的时候才能更好的将每个模块下的寄存器尽可能地摆放在一定的区域内，比如ROM、RAM、PLL、RTC等这些模块内部的寄存器可以集中摆放在一起。
标准单元库模块200，用于根据所述芯片布局时使用的各个功能模块确定对应所需的标准单元库，并按照所述功能模块的面积大小进行先后排序。
在优选的实施例中，所述标准单元库模块200，具体包括：
对于高性能的功能模块，选取LVT单元库进行综合布局，以及选取SVT单元库进行优化；
对于常规性能的功能模块，选取SVT单元库进行综合布局，以及选取LVT单元库进行优化；
对于低性能的功能模块，则选取HVT单元库进行综合布局，以及选取SVT单元库进行优化。
具体的，对于标准单元库模块200，根据布局所用模块的功能去分析单元库，进一步确认该用uLVT、LVT、SVT、HVT、uHVT中哪种VT的标准单元库，其中u是ultra超的简写；L是low低的简写；S是standard常规的简写；H是high高的简写；VT是voltage电压的简写；同时选择合适的标准库也有利于优化芯片的面积、性能和功耗。
蛋糕式布局模块300，用于根据所述功能关联表、逻辑关联表以及所述标准单元库，结合靠芯片边界摆放原则，将所述芯片分为若干个功能区域后进行芯片的蛋糕式布局。
在优选的实施例中，所述蛋糕式布局模块300，具体包括：
按照所述功能模块的面积大小顺序对应地从外至内摆放在所述芯片的若干个功能区域；
分析各个功能模块之间的特性参数，并根据所述特性参数对所述功能模块进行对称性的摆放调整；
根据所述功能模块的面积及各个功能模块之间的功能关联表和逻辑关联表，对所述芯片上的功能模块再次进行芯片布局时序的摆放调整。
具体的，对于蛋糕式布局模块300，根据关联分析模块100和标准单元库模块200的分析结果，结合传统的宏模块或者IP模块或寄存器memory靠芯片边界摆放原则，即优先考虑将大的宏模块或IP模块或寄存器memory摆放在芯片边界，其余较小模块根据模块的特性参数依次进行对称性的摆放，总体形成大模块在外圈，小模块在内圈；并根据模块面积和模块间的逻辑功能进行调整，一般以各模块间的逻辑关系强的进行位置上优先摆放，其次考虑整体布局的美观性来进行大小不一的模块微调，完成对芯片中的宏模块或者IP模块或者存储器memory的蛋糕式布局实现芯片布局面积最小化，并且这也近似时钟树的top(顶部)、trunk(主干)和leaf(叶子)的网络模型，也进一步有利于时序的优化，有利于时钟树的长成，进一步加快芯片布局的时序收敛。根据所述功能模块的面积及各个功能模块之间的功能关联表和逻辑关联表，对所述芯片上的功能模块再次进行芯片布局时序的摆放调整，能够更好地满足时序收敛。
本实施例提供的一种用于芯片的蛋糕式集成电路布局系统，包括：关联分析模块，用于获取芯片前端提供的电路网络信息网表后进行关联分析，得到若干个寄存器之间的功能关联表和逻辑关联表；标准单元库模块，用于根据所述芯片布局时使用的各个功能模块确定对应所需的标准单元库，并按照所述功能模块的面积大小进行先后排序；蛋糕式布局模块，用于根据所述功能关联表、逻辑关联表以及所述标准单元库，结合靠芯片边界摆放原则，将所述芯片分为若干个功能区域后进行芯片的蛋糕式布局。
本实施例通过采用独特的芯片蛋糕式布局方法，芯片的宏模块或者IP模块或者寄存器memory单元不会拘于按边缘摆放，提高在布局时数目较多且大小不一的功能模块布局的灵活性，避免芯片布局时出现杂乱复杂的问题，且有利于减小芯片布局时所需的面积，同时大大缓解了芯片规模给面积带来的压力；并且在进行布局调整时对各个功能模块进行关联分析，根据模块之间的逻辑关系或功能关系摆放在芯片合适的位置，有效利用布线资源和提高布通率，降低芯片布局的成本；同时，在蛋糕式布局时还包括对时序的调整，有利于时钟树的长成，进一步加快时序收敛。
本发明的一个实施例还提供了一种用于芯片的蛋糕式集成电路布局的终端设备，包括处理器、存储器以及存储在所述存储器中且被配置为由所述处理器执行的计算机程序，所述处理器执行所述计算机程序时实现如上所述的用于芯片的蛋糕式集成电路布局方法。
本发明的一个实施例还提供了一种计算机可读存储介质，所述计算机可读存储介质包括存储的计算机程序，其中，在所述计算机程序运行时控制所述计算机可读存储介质所在设备执行如上所述的用于芯片的蛋糕式集成电路布局方法。
在本发明的上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
在本申请所提供的几个实施例中，应该理解到，所揭露的技术内容，可通过其它的方式实现。其中，以上所描述的系统实施例仅仅是示意性的，例如所述模块的划分，可以为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个模块或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，单元或模块的间接耦合或通信连接，可以是电性或其它的形式。
所述作为分离部件说明的模块可以是或者也可以不是物理上分开的，作为模块显示的部件可以是或者也可以不是物理模块，即可以位于一个地方，或者也可以分布到多个模块上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。
另外，在本发明各个实施例中的各功能模块可以集成在一个处理模块中，也可以是各个模块单独物理存在，也可以两个或两个以上模块集成在一个模块中。上述集成的模块既可以采用硬件的形式实现，也可以采用软件功能模块的形式实现。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和变形，这些改进和变形也视为本发明的保护范围。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的程序可存储于一计算机可读取存储介质中，该程序在执行时，可包括如上述各方法的实施例的流程。其中，所述的存储介质可为磁碟、光盘、只读存储记忆体(Read-Only Memory，ROM)或随机存储记忆体(Random AccessMemory，RAM)等。

Claims (10)

1.一种用于芯片的蛋糕式集成电路布局方法，其特征在于，至少包括如下步骤：
获取芯片前端提供的电路网络信息网表后进行关联分析，得到若干个寄存器之间的功能关联表和逻辑关联表；
根据所述芯片布局时使用的各个功能模块确定对应所需的标准单元库，并按照所述功能模块的面积大小进行先后排序；
根据所述功能关联表、逻辑关联表以及所述标准单元库，结合靠芯片边界摆放原则，将所述芯片分为若干个功能区域后进行芯片的蛋糕式布局。
2.根据权利要求1所述的用于芯片的蛋糕式集成电路布局方法，其特征在于，所述蛋糕式布局，具体包括：
按照所述功能模块的面积大小顺序对应地从外至内摆放在所述芯片的若干个功能区域；
分析各个功能模块之间的特性参数，并根据所述特性参数对所述功能模块进行对称性的摆放调整；
根据所述功能模块的面积及各个功能模块之间的功能关联表和逻辑关联表，对所述芯片上的功能模块再次进行芯片布局时序的摆放调整。
3.根据权利要求2所述的用于芯片的蛋糕式集成电路布局方法，其特征在于，所述特性参数，包括走线复杂性、端口负载电容、天线效应系数、输出负载系数以及各个模块之间数据流关系的特性参数。
4.根据权利要求1所述的用于芯片的蛋糕式集成电路布局方法，其特征在于，所述电路网络信息网表，包括IC系统架构设计信息、RTL编程、仿真验证、逻辑综合、静态时序分析和形式验证。
5.根据权利要求1所述的用于芯片的蛋糕式集成电路布局方法，其特征在于，所述根据所述芯片布局时使用的各个功能模块确定对应所需的标准单元库，具体包括：
对于高性能的功能模块，选取LVT单元库进行综合布局，以及选取SVT单元库进行优化；
对于常规性能的功能模块，选取SVT单元库进行综合布局，以及选取LVT单元库进行优化；
对于低性能的功能模块，则选取HVT单元库进行综合布局，以及选取SVT单元库进行优化。
6.一种用于芯片的蛋糕式集成电路布局系统，其特征在于，包括：
关联分析模块，用于获取芯片前端提供的电路网络信息网表后进行关联分析，得到若干个寄存器之间的功能关联表和逻辑关联表；
标准单元库模块，用于根据所述芯片布局时使用的各个功能模块确定对应所需的标准单元库，并按照所述功能模块的面积大小进行先后排序；
蛋糕式布局模块，用于根据所述功能关联表、逻辑关联表以及所述标准单元库，结合靠芯片边界摆放原则，将所述芯片分为若干个功能区域后进行芯片的蛋糕式布局。
7.根据权利要求6所述的用于芯片的蛋糕式集成电路布局系统，其特征在于，所述蛋糕式布局模块，具体包括：
按照所述功能模块的面积大小顺序对应地从外至内摆放在所述芯片的若干个功能区域；
分析各个功能模块之间的特性参数，并根据所述特性参数对所述功能模块进行对称性的摆放调整；
根据所述功能模块的面积及各个功能模块之间的功能关联表和逻辑关联表，对所述芯片上的功能模块再次进行芯片布局时序的摆放调整。
8.根据权利要求6所述的用于芯片的蛋糕式集成电路布局系统，其特征在于，所述标准单元库模块，具体包括：
对于高性能的功能模块，选取LVT单元库进行综合布局，以及选取SVT单元库进行优化；
对于常规性能的功能模块，选取SVT单元库进行综合布局，以及选取LVT单元库进行优化；
对于低性能的功能模块，则选取HVT单元库进行综合布局，以及选取SVT单元库进行优化。
9.一种用于芯片的蛋糕式集成电路布局的终端设备，其特征在于，包括处理器、存储器以及存储在所述存储器中且被配置为由所述处理器执行的计算机程序，所述处理器执行所述计算机程序时实现如权利要求1至5中任意一项所述的用于芯片的蛋糕式集成电路布局方法。
10.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质包括存储的计算机程序，其中，在所述计算机程序运行时控制所述计算机可读存储介质所在设备执行如权利要求1至5中任意一项所述的用于芯片的蛋糕式集成电路布局方法。
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