CN113642280A - 超导集成电路的布局方法 - Google Patents

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任洁
辛玲
高小平
王镇
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Abstract

本发明提供一种超导集成电路的布局方法，包括：基于标准单元库建立以器件管脚为数据主体的数据库，数据库包括时序及物理信息；基于数据库进行静态时序分析，得到每个管脚的时序信息；基于各管脚的时序信息及器件的逻辑深度确定各管脚的优先级，对优先级高的管脚进行直连，以构造初始布局结果；基于初始布局结果利用最小通道密度算法检查可布线性，若存在不可布线的通道，将挡住布线的器件移开，留出足够的布线空间后走线；否则直接走线。本发明的超导集成电路的布局方法实现了基于版图的静态时序分析算法，继而利用时序分析结果，考虑电路本身多种物理属性，完成自动布局，节省设计面积，同时布局结果无需额外走线资源。

Description

超导集成电路的布局方法
技术领域
本发明涉及超导数字单元设计领域，特别是涉及一种超导集成电路的布局方法。
背景技术
CMOS集成电路EDA(Electronic Design Automation，电子设计自动化)开发已经有近 50年的历史，从学校到产业界，布局算法从一开始力学松弛算法，到现在可以同时考虑时序 /功耗/线长/可布线性的综合布局算法，不断提升芯片多种性能。针对CMOS集成电路的特点设计的自动布局布线/静态时序分析等一系列商业EDA工具极大的推动了CMOS集成电路集成度的高速演进，成为CMOS电路设计中必不可少的一环。
由于超导集成电路设计规则与CMOS电路差异较大，超导集成电路目前主要的困难在于： a)无法连接多扇出，b)无法走金属布线，c)标准单元高度不一致，4)大多数逻辑门都有时序检查，5)每种标准单元大都有多种管脚分布可能，因此，很多已有的数字CMOS电路布局算法无法直接满足超导集成电路的需求，如何提出一种针对超导集成电路设计的布局算法已成为本领域技术人员亟待解决的问题之一。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种超导集成电路的布局方法，用于解决现有技术中超导集成电路设计难度大的问题。
为实现上述目的及其他相关目的，本发明提供一种超导集成电路的布局方法，所述超导集成电路的布局方法至少包括：
1)基于标准单元库建立以器件管脚为数据主体的数据库，所述数据库包括时序及物理信息；
2)基于所述数据库进行静态时序分析，得到每个管脚的时序信息；
3)基于各管脚的时序信息及器件的逻辑深度确定各管脚的优先级，对优先级高的管脚进行直连，以构造初始布局结果；
4)基于所述初始布局结果利用最小通道密度算法检查可布线性，若存在不可布线的通道，将挡住布线的器件移开，留出足够的布线空间；否则直接执行下一步；
5)利用布线空间进行预估走线。
可选地，所述物理信息包括器件尺寸和/或管脚位置。
更可选地，静态分析包括基于电路的连接情况计算每条时序路径的时序裕量，以此得到各管脚的时序信息。
更可选地，确定各管脚的优先级的方法包括：管脚的时序裕量越小，对应管脚的优先级越高；器件的逻辑深度越深，对应管脚的优先级越高。
更可选地，将管脚的时序裕量小于第一预设值或器件的逻辑深度大于第二预设值对应的管脚优先级判定为高。
可选地，所述最小通道密度算法包括：将整个芯片所有布线通道划分为单元阵列，按照布局情况预估所有可能走线保证预估布线经过的所有通道，其布线密度之和最小，从而保证可布线性。
可选地，在步骤4)中在将挡住布线的器件移开之前，还包括利用器件多种管脚分布位置优化可布线性的步骤。
可选地，采用约瑟夫森传输线或有源分支元件实现走线。
如上所述，本发明的超导集成电路的布局方法，具有以下有益效果：
本发明的超导集成电路的布局方法实现了基于版图的静态时序分析算法，继而利用时序分析结果，考虑电路本身多种物理属性，完成自动布局，节省设计面积，同时布局结果无需额外走线资源。
附图说明
图1显示为本发明的超导集成电路的布局方法的流程示意图。
元件标号说明
S1～S5 步骤
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图1所示，本发明提供一种超导集成电路的布局方法，所述超导集成电路的布局方法至少包括：
步骤S1：基于标准单元库建立以器件管脚为数据主体的数据库，所述数据库包括时序及物理信息。
具体地，基于标准单元库获取单元的时序及物理模型，以此建立以器件管脚为数据主体的数据库。所述数据库包括器件管脚的时序及物理信息，所述物理信息包括但不限于器件尺寸及管脚位置，任意管脚的物理信息均适用于本发明。
步骤S2：基于所述数据库进行静态时序分析，得到每个管脚的时序信息。
具体地，根据所述数据库中的信息进行基于版图的静态时序分析，包括基于电路的连接情况计算每条时序路径的时序裕量，以此得到各管脚的时序信息。
步骤S3：基于各管脚的时序信息及器件的逻辑深度确定各管脚的优先级，对优先级高的管脚进行直连，以构造初始布局结果。
具体地，管脚的时序裕量越小对应的时序控制越难(即时序紧张)，因此需要基于时序裕量确定管脚的优先级；管脚的时序裕量越小，对应管脚的优先级越高。而器件的逻辑深度是指流水线的深度，超导集成电路不能走金属线，只能靠物理器件直连，越靠前的流水线相关的器件需要优先摆放，因此需要基于器件的逻辑深度确定管脚的优先级；器件的逻辑深度越深，对应管脚的优先级越高。
更具体地，将各管脚对应的时序裕量从小到大排序，时序裕量小于第一预设值则判定为优先级高；将各器件的逻辑深度由深到浅排序，器件逻辑深度大于第二预设值则判定对应管脚的优先级高。其中，第一预设值及第二预设值可基于实际电路情况进行设定，在此不一一赘述。
需要说明的是，也可根据具体情况结合各管脚的时序信息及器件的逻辑深度进行优先级的确定，包括但不限于同时考虑时序裕量与逻辑深度，当时序裕量满足设定条件且逻辑深度满足设定条件时判定优先级高，在此不一一赘述，不以本实施例为限。
步骤S4：基于所述初始布局结果利用最小通道密度算法检查可布线性，若存在不可布线的通道，则利用器件多种管脚分布位置优化可布线性，再将挡住布线的相关器件移开，留出足够的布线空间；否则直接执行步骤5)。
具体地，采用最小通道密度算法检查可布线性，所述最小通道密度算法包括：将整个芯片所有布线通道划分为单元阵列，按照布局情况预估所有可能走线，保证预估布线经过的所有通道，其布线密度之和最小。此时可通过所述最小通道密度算法得到布线情况，若通道上存在器件或空间不足，则将挡住布线的器件移开，留出足够的布线空间；否则直接执行下一步。
作为本发明的另一种实现方式，在将挡住布线的器件移开之前，还包括利用超导集成电路的标准单元大都有多种管脚分布的特性，调整管脚分布位置，以此优化可布线性。
步骤S5：利用布线空间进行预估走线。
具体地，基于步骤S4的布线结果采用约瑟夫森传输线(JTL)或有源分支元件(Splitter) 进行走线，完成布线。
综上所述，本发明提供一种超导集成电路的布局方法，所述超导集成电路的布局方法至少包括：基于标准单元库建立以器件管脚为数据主体的数据库，所述数据库包括时序及物理信息；基于所述数据库进行静态时序分析，得到每个管脚的时序信息；基于各管脚的时序信息及器件的逻辑深度确定各管脚的优先级，对优先级高的管脚进行直连，以构造初始布局结果；基于所述初始布局结果利用最小通道密度算法检查可布线性，若存在不可布线的通道，将挡住布线的器件移开，留出足够的布线空间；否则直接执行下一步；利用布线空间进行预估走线。本发明的超导集成电路的布局方法实现了基于版图的静态时序分析算法，继而利用时序分析结果，考虑电路本身多种物理属性，完成自动布局，节省设计面积，同时布局结果无需额外走线资源。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (8)

1.一种超导集成电路的布局方法，其特征在于，所述超导集成电路的布局方法至少包括：
1)基于标准单元库建立以器件管脚为数据主体的数据库，所述数据库包括时序及物理信息；
2)基于所述数据库进行静态时序分析，得到每个管脚的时序信息；
3)基于各管脚的时序信息及器件的逻辑深度确定各管脚的优先级，对优先级高的管脚进行直连，以构造初始布局结果；
4)基于所述初始布局结果利用最小通道密度算法检查可布线性，若存在不可布线的通道，将挡住布线的器件移开，留出足够的布线空间；否则直接执行下一步；
5)利用布线空间进行预估走线。
2.根据权利要求1所述的超导集成电路的布局方法，其特征在于：所述物理信息包括器件尺寸和/或管脚位置。
3.根据权利要求1所述的超导集成电路的布局方法，其特征在于：静态分析包括基于电路的连接情况计算每条时序路径的时序裕量，以此得到各管脚的时序信息。
4.根据权利要求3所述的超导集成电路的布局方法，其特征在于：管脚的时序裕量越小，对应管脚的优先级越高；器件的逻辑深度越深，对应管脚的优先级越高。
5.根据权利要求4所述的超导集成电路的布局方法，其特征在于：将管脚的时序裕量小于第一预设值或器件的逻辑深度大于第二预设值对应的管脚优先级判定为高。
6.根据权利要求1所述的超导集成电路的布局方法，其特征在于：所述最小通道密度算法包括：将整个芯片所有布线通道划分为单元阵列，按照布局情况预估所有可能走线保证预估布线经过的所有通道，其布线密度之和最小，从而保证可布线性。
7.根据权利要求1所述的超导集成电路的布局方法，其特征在于：在步骤4)中在将挡住布线的器件移开之前，还包括利用器件多种管脚分布位置优化可布线性的步骤。
8.根据权利要求1所述的超导集成电路的布局方法，其特征在于：采用约瑟夫森传输线或有源分支元件实现走线。
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Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1232561A (zh) * 1996-10-02 1999-10-20 Arm有限公司 数字加法器电路
CN1539113A (zh) * 2001-06-08 2004-10-20 �������Զ�������ƹ�˾ 层次集成电路设计和分析系统中对子模块设计的表达
CN101071788A (zh) * 2006-05-12 2007-11-14 精工爱普生株式会社 金属布线形成方法、有源矩阵基板的制造方法、电子设备
US20080163148A1 (en) * 2006-12-29 2008-07-03 Cadence Design Systems, Inc. Method, system, and computer program product for timing closure in electronic designs
CN101515312A (zh) * 2008-12-03 2009-08-26 复旦大学 一种现场可编程器件fpga逻辑单元模型及其通用装箱算法
CN101821737A (zh) * 2007-07-23 2010-09-01 新思公司 构架物理综合
CN101986315A (zh) * 2010-11-19 2011-03-16 杭州开鼎科技有限公司 一种深亚微米下专用集成电路芯片物理实现方法
CN103366028A (zh) * 2012-03-31 2013-10-23 中国科学院微电子研究所 一种现场可编程门阵列芯片布局方法
CN103886137A (zh) * 2014-03-03 2014-06-25 西安电子科技大学 一种实现现场可编程门阵列快速布局布线的方法
US20160085901A1 (en) * 2014-09-19 2016-03-24 Synopsys, Inc. Linear complexity prioritization of timing engineering change order failures
CN109284578A (zh) * 2018-02-27 2019-01-29 上海安路信息科技有限公司 逻辑电路布局布线方法、图形化显示方法及其系统
CN109558667A (zh) * 2018-11-23 2019-04-02 珠海市微半导体有限公司 一种基于布线阻塞的优化方法
CN109685216A (zh) * 2019-01-11 2019-04-26 清华大学 一种量子计算机
CN109684755A (zh) * 2018-12-28 2019-04-26 佛山中科芯蔚科技有限公司 一种数模混合芯片异步电路全定制方法及系统
CN110457849A (zh) * 2019-08-19 2019-11-15 中国科学院微电子研究所 一种可配置的数字集成电路设计方法

Patent Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1232561A (zh) * 1996-10-02 1999-10-20 Arm有限公司 数字加法器电路
CN1539113A (zh) * 2001-06-08 2004-10-20 �������Զ�������ƹ�˾ 层次集成电路设计和分析系统中对子模块设计的表达
CN101071788A (zh) * 2006-05-12 2007-11-14 精工爱普生株式会社 金属布线形成方法、有源矩阵基板的制造方法、电子设备
US20080163148A1 (en) * 2006-12-29 2008-07-03 Cadence Design Systems, Inc. Method, system, and computer program product for timing closure in electronic designs
CN101821737A (zh) * 2007-07-23 2010-09-01 新思公司 构架物理综合
CN101515312A (zh) * 2008-12-03 2009-08-26 复旦大学 一种现场可编程器件fpga逻辑单元模型及其通用装箱算法
CN101986315A (zh) * 2010-11-19 2011-03-16 杭州开鼎科技有限公司 一种深亚微米下专用集成电路芯片物理实现方法
CN103366028A (zh) * 2012-03-31 2013-10-23 中国科学院微电子研究所 一种现场可编程门阵列芯片布局方法
CN103886137A (zh) * 2014-03-03 2014-06-25 西安电子科技大学 一种实现现场可编程门阵列快速布局布线的方法
US20160085901A1 (en) * 2014-09-19 2016-03-24 Synopsys, Inc. Linear complexity prioritization of timing engineering change order failures
CN109284578A (zh) * 2018-02-27 2019-01-29 上海安路信息科技有限公司 逻辑电路布局布线方法、图形化显示方法及其系统
CN109558667A (zh) * 2018-11-23 2019-04-02 珠海市微半导体有限公司 一种基于布线阻塞的优化方法
CN109684755A (zh) * 2018-12-28 2019-04-26 佛山中科芯蔚科技有限公司 一种数模混合芯片异步电路全定制方法及系统
CN109685216A (zh) * 2019-01-11 2019-04-26 清华大学 一种量子计算机
CN110457849A (zh) * 2019-08-19 2019-11-15 中国科学院微电子研究所 一种可配置的数字集成电路设计方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
余敦辉: "基于布线区域密度最小化的自动布线算法的研究", 《万方数据》, pages 1 - 60 *

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