KR100413861B1

KR100413861B1 - 집적회로의표준셀영역내에예비셀을분배하기위한방법및장치

Info

Publication number: KR100413861B1
Application number: KR1019950041599A
Authority: KR
Inventors: 클레이톤엘.이; 샌디프애지; 스테판루수
Original assignee: 선 마이크로시스템즈 인코퍼레이티드
Priority date: 1994-11-16
Filing date: 1995-11-16
Publication date: 2004-03-10
Also published as: US5623420A; KR960018995A; JP3891599B2; JPH08212250A

Abstract

집적 회로(46)의 표준 셀 영역에 예비 셀(122)을 분배하기 위한 방법 및 장치는 기술된다. 표준 셀의 초기 레이아웃은 베치 및 루트 지정 장치(40)에 의해 첫째로 생성된다. 그후, 초기 레이아웃은 지향성 파일(52)을 동시에 처리하는 예비 셀 분배 메카니즘(48)에 의해 처리된다. 예비 셀 분배 메카니즘(48)은 표준 셀의 초기 레이아웃내에 예비 셀(122)의 소정 기준, 소정 클러스터에 따라 분배된다. 이러한 처리는 반도체의 표준 셀 영역내에 예비 표준 셀의 적당한 분배를 이끈다. 예비 셀 분배 메카니즘(48)은 수직 루팅을 진척시키기 위한 표준 셀 영역에 수직 와이어 단자(124)를 역시 삽입하여, 보다 짧은 루팅 경로를 만든다. 게다가, 예비 셀 분배 메카니즘은 접지 및 전력 경로를 생성하기 위하여 표준 셀 영역에서 접지 컨넥터 및 전력 컨넥터(130)를 삽입한다. 삽입된 예비 셀의 출력은 그것들이 표준 셀 영역에서 논리 결점을 수정하기 위하여 추후에 재 루트 지정될때까지 접지 및 전력 경로에 접속될수 있다.

Description

집적회로의 표준 셀 영역 내에 예비 셀을 분배하기 위한 방법 및 장치{METHOD AND APPARATUS TO DISTRIBUTE SPARE CELLS WITHIN A STANDARD CELL REGION OF AN INTEGRATED CIRCUIT}

본 발명은 일반적으로 전자 설계 자동차 장치를 사용하여 집적회로를 설계하는 것이다. 특히, 본 발명은 집적회로 레이아웃(layout)의 기존 표준 셀 영역에 예비 셀을 분배하기 위한 전자 설계 자동화 장치 및 방법에 관한 것이다.

초대규모 집적(VLSI) 회로는 컴퓨터 원용 설계(CAD) 장치라고도 불리는 전자 설계 자동화(EDA) 장치에 의하여 설계된다. 통상적으로, 설계 과정은 Verilog 또는 VHDL과 같은 하드웨어 표현 언어(HDL)로 기술된 회로와 함께 시작한다. HDL 표현은 회로에 의해 수행될 기능 동작을 정의하는 컴퓨터 언어 포맷에서의 명령문 세트이다.

HDL 회로 시뮬레이터는 HDL 표현의 회로 시뮬레이션을 실행하기 위하여 사용된다. HDL 표현에 대한 수정은 HDL 회로 시뮬레이션의 결과에 기초하여 이루어진다.

HDL 표현의 시뮬레이터와 같은 기능외에, HDL 회로 시뮬레이터는 네트리스트(netlist)를 형성하기 위하여 사용된다. 네트리스트는 구성소자 및 HDL 회로 표현으로 기술된 기능 동작을 실행하도록 요구된 구성소자간의 상호 접속을 정의한다.

일단 네트리스트가 형성되면, 상업적으로 이용할 수 있는 다수의 "실리콘 컴파일러", 소위 "배치 및 경로지정 장치(place and route tools)"가 네트리스트를 반도체 회로 레이아웃으로 변환하기 위하여 사용된다. 반도체 회로 레이아웃은 실리콘, 또는 임의의 다른 반도체 재료에서 회로의 물리적 실행을 규정한다.

반도체 회로 레이아웃은 여러 기능 영역으로 분할될 수 있다. 통상적으로 회로의 기능영역에는 다수의 전용기능이 할당된다. 다수의 전용기능과 연관되지 않은 소수 기능은 통상적으로 랜덤 논리 영역으로 불리는 반도체의 영역에서 실행된다. 랜덤 논리 영역은 표준 셀 논리 게이트를 선택하는데 사용한다. 표준 셀은 예컨대 NAND 게이트, 플립플롭, 및 멀티프렉서를 포함한다. 표준셀은 실리콘에서 실행될 때 각 셀이 표준 높이를 가지기 때문에 표준 셀이라고 불리운다. 이는 표준 셀 트랙을 형성하기 위하여 셀이 서로 정렬되도록 한다. 신호 경로지정 트랙은 표준 셀 트랙 사이에 배치된다. 경로지정 트랙 및 표준 셀 사이의 금속 접속은 규정된 논리가 표준 셀 트랙의 표준 셀에 의해 실행되도록 한다.

회로의 배치 및 경로지정이 완료된후에, 반도체 회로의 성능을 검사하기 위하여 다수의 공지된 기술이 사용된다. 검사 기술은 반도체 회로의 성능에서 문제점을 식별할 수 있다. 표준 셀 영역(통상적으로 반도체 회로의 랜덤 논리영역)의 경우에, 상기 문제점은 표준 셀 트랙의 끝에 추가 표준 셀을 배치시킴으로써 해결된다. 추가 표준 셀은 임의의 문제점을 바로잡기 위하여 다른 표준 셀에 접속될 수 있다.

이러한 기술이 가지는 문제점은 추가 표준 셀이 표준 셀 트랙의 끝에 있기때문에 추가 표준 셀과 본래의 표준 셀간의 신호 트레이스(trace)가 길어질 수 있다는 점이다. 긴 신호 트레이스는 반도체 회로의 신호 경로에서 커패시턴스 문제를 유발한다. 이러한 기술이 가지는 또 다른 문제점은 배치 및 경로지정 장치를 통해 추가 표준 셀과 본래의 표준 셀간의 적당한 신호 트레이스를 설정하는 것이 어렵다는 것이다.

본 발명은 집적회로의 표준 셀 영역내에 예비 셀을 분배하기 위한 장치에 관한 것이다. 표준 셀의 초기 레이아웃은 범용 컴퓨터상에서 실행되는 배치 및 경로지정 장치에 의하여 우선 생성된다. 이후에, 초기 레이아웃은 범용 컴퓨터상에서 실행되고 지시 파일을 동시에 처리하는 예비 셀 분배 메커니즘에 의해 처리된다. 예비 셀 분배 메커니즘은 미리 결정된 기준에 따라 미리 선택된 예비 셀 그룹을 표준 셀의 초기 레이아웃 내에 분배한다.

본 발명의 방법은 집적회로의 표준 셀의 초기 레이아웃을 생성하고 미리 결정된 기준에 따라 표준 셀의 초기 레이아웃 내에 미리 선택된 예비 셀 그룹을 분배하는 단계를 포함한다.

본 발명의 방법 및 장치에 의해 사용된 미리 결정된 기준은 예비 셀 트랙의 수, 예비셀을 추가하기전 블록내에서의 셀의 수, 추가 예비 셀을 위해 이용할 수 있는 영역, 삽입될 예비 셀의 전력소비량, 및 삽입될 예비셀의 논리기능과 같은 요소를 포함한다.

본 발명은 집적회로의 표준 셀 영역내에 예비 표준 셀을 최적으로 분배한다. 예비 셀 분배 메커니즘은 표준 셀 영역내에 수직 와이어 터미네이터를 삽입하여 수직 경로지정을 수행하며, 이에 따라 보다 짧은 경로가 형성된다. 게다가, 예비 셀 분배 메커니즘은 표준 셀 영역에 접지 및 전력 커넥터를 삽입하여 추가 접지 및 전력 경로를 생성한다. 삽입된 예비 셀의 입력은 표준 셀 영역에서의 논리 결점을 바로잡기 위하여 경로가 재지정될때까지 접지 또는 전력 경로에 접속될 수 있다. 즉, 예비 셀에 대한 입력은 예비 셀 영역내의 여러 신호 트랙에 접속될 수 있다. 경로를 재지정할때, 접지 및 전력 경로는 배치 및 경로지정장치에 의해 신호 트랙으로 변환될 수 있다.

표준 셀 영역 전반에 걸쳐 셀을 분배함으로써, 본 발명은 표준 셀 트랙의 끝에 클러스터링된(cluster) 삽입된 예비 셀을 가지기 때문에 발생하는 종래기술의 문제점을 방지한다. 즉, 본 발명은 경로지정 트랙상의 과도한 커패시턴스로 인하여 발생하는 문제점을 방지한다. 본 발명은 추가의 경로 지정 옵션을 갖는 배치 및 경로지정 장치를 제공하여, 집적 회로의 표준 셀 영역내에서 소자의 경로를 지정하는 가정을 용이하게 한다.

본 발명의 특징 및 목적을 보다 용이하게 이해할 수 있도록, 이하에서는 첨부도면을 참조로하여 본 발명을 상세히 설명할 것이다.

제 1도의 좌측은 본 발명의 일실시예에 따라 사용된 처리 단계를 도시한다. 제 1처리 단계는 표준 셀의 초기 레이아웃을 생성하는 것이다(블록 20). 그 다음에, 예비 표준 셀은 레이아웃 내에 분배된다(블록 22). 종래기술에서 수행된 것과 유사한 단계는 표준 셀 트랙의 끝에서 예비 표준 셀을 삽입하는 것이다. 전술한 바와 같이, 종래기술은 다수의 문제점을 유발한다. 이하에 기술된 것과 같이, 종래기술의 문제점은 표준 셀의 초기 레이아웃내에 예비 표준 셀을 분배하는 본 발명에 의하여 방지된다. 사용될 수 있는 예비 셀의 수가 표준 셀 트랙의 수 및 여러 표준 셀 트랙의 길이와 같은 초기 레이아웃 파라미터로부터 유도되기 때문에 예비셀은 초기 레이아웃 이전에 집적회로의 표준 셀 영역내에 분배될 수 없다는 것에 유의해야 한다.

본 방법의 다음 단계는 표준 셀의 최종 레이아웃을 형성하는 것이다(블록 24). 그 다음에, 회로는 경로지정된다(블록 26). 즉, 전기접속은 표준 셀 영역의 여러 셀 사이에서 이루어진다.

다음 단계는 회로의 성능을 검사하는 것이다(블록 28). 만약 회로의 논리성능에 어떤 문제가 있다면, 예비 셀은 문제를 보정하기 위하여 접속된다(블록 30).

제 1도의 좌측에 기술된 방법은, 제 1도의 우측에 도시된 것처럼, 본 방법을 수행하기 위하여 사용되는 대응 장치와 관련하여 더 완전하게 인식된다. 상업적으로 이용가능한 배치 및 경로지정장치(40)는 표준 셀의 초기 레이아웃을 포함하는 회로 레이아웃(46)을 생성하기 위하여 사용된다. 종래 기술에 따르면, 배치 및 경로지정장치는 사용될 수 있는 표준 셀 트랙의 수, 경로지정 파라미터, 입력/출력 포트 정보, 및 블록 풋프린트(footprint) 정보와 같은 표준 셀 영역의 허용 가능한 속성을 규정하는 파라미터 파일(44) 및 회로를 규정하는 네트리스트를 수신한다.

회로 레이아웃(46)은 집적회로내의 여러 위치와 이 위치에서의 논리소자를 규정한다. 특히, 논리소자를 실행하기 위하여 사용된 확산, 폴리실리콘, 및 금속영역과 같은 물리적 요소는 여러 위치에서 규정된다.

회로 레이아웃(46)은 본 발명의 예비 셀 분배 메커니즘(48)으로 전송된다. 예비 셀 분배 메커니즘(48)은 제 2 입력으로서 지시 파일(52)을 수신한다. 지시 파일(52)은 수동으로 생성되거나 지시 파일 생성기(50)로 유도될 수 있다. 이하에 기술된 바와같이, 예비 셀 분배 메커니즘(48)은 지시 파일에서 설정된 동작에 의해 규정된 바와 같이, 배치 및 경로지정 장치(40)로부터 수신된 물리적 레이아웃, 특히 표준 셀 레이아웃을 변경한다. 이러한 처리는 반도체 회로의 표준 셀 영역내에 예비 표준 셀을 최적으로 분배할 수 있게 한다. 분배 메커니즘(48)은 수직 와이어 터미네이터를 생성하여 수직경로지정을 수행하며, 이에 따라 표준 셀 영역에서의 경로가 짧아진다. 게다가, 분배 메커니즘(48)은 추가 신호트랙을 생성하기 위하여 표준 셀 영역에 접지 및 전력 커넥터를 삽입하며, 이에 따라 경로지정 옵션을 개선시킨다.

예비 셀 분배 메커니즘(48)에 의한 처리를 완료한후, 나머지 처리는 종래기술에 따라 수행된다. 특히, 분배된 예비 셀을 가진 수정된 회로 레이아웃(54)은 최종 레이아웃을 생성하기 위하여 최적화 동작을 수행하는 배치 및 경로지정 장치(40)로 전달된다. 그 다음에, 최종 레이아웃은 회로에서 경로지정 접속을 형성하기 위하여 배치 및 경로지정 장치(40)에 의해 처리된다. 회로의 성능은 레이아웃 대 도식 장치(56) 및 논리 검사기의 사용을 통하여 검사된다. 레이아웃 대 도식장치는 두 개의 회로 표현 사이가 정밀하게 대응되도록 회로 레이아웃을 네트리스트에 비교하는 상업적으로 이용가능한 장치이다. 일단 정밀한 대응이 얻어지면, 회로의 논리는 상업적으로 이용가능한 논리 검사기(58)에 네트리스트를 통과시킴으로써검사될 수 있다. 예비 셀 분배 메커니즘(48)은 동일한 소자가 경로지정된 회로에 삽입되는 것과 같이, 예비 표준 셀, 수직 와이어 터미네이터, 및 접지 커넥터를 네트리스트에 삽입하기 위해서 네트리스트를 수정하기 위한 명령 세트를 포함한다. 네트리스트의 수정은 원하는 경우에 수동으로 수행될 수 있다.

논리 검사기(58)가 회로의 성능을 검사하기 위하여 사용된후에, 예비 셀은 임의의 논리 문제점을 바로잡기 위하여 필요에 따라 접속된다. 배치 명령(60)은 상기 동작을 수행하기 위하여 배치 및 경로지정 장치(40)에 제공될 수 있다. 선택적으로, 예비 셀은 공지된 수동동작을 통하여 접속될 수 있다.

제 2도는 본 발명의 방법을 실행하기 위하여 요구된 소자를 통합한 범용 컴퓨터를 도시한다. 도면은 시스템 버스(84)를 통하여 입력/출력장치(86)와 상호작용하는 중앙 처리 장치(CPU)(80)를 도시한다. 입력 출력 장치(86)는 키보드, 모니터, 마우스, 프린터, 및 공지된 다른 주변 장치를 포함할 수 있다. 메모리(90)는 시스템 버스(84)를 통하여 CPU(80)와 통신한다. 메모리는 CPU(80)에 의해 처리되는 프로그램 및 데이터(40-60)를 저장한다. 제 2도에 도시된 프로그램 및 데이터(40-60)는 제 1도에서 도시된 프로그램 및 데이터와 일치한다. 일반적으로, 범용 컴퓨터상의 프로그램 및 데이터의 실행은 공지되어 있다. 현재는 본 발명에 따라 처리된 특이한 프로그램 및 데이터에 관심을 집중할 것이다.

제 1도를 참조하여 논의된 바와 같이, 본 발명은 분배된 예비 표준 셀을 포함하는 수정된 회로 레이아웃(54)을 형성하는 쪽으로 주로 관심이 집중된다. 수정된 회로 레이아웃은 하기에 기재된 바와같이 수직 와이어 터미네이터 및 접지 접속기를 포함한다.

수정된 회로 레이아웃(54)은 본 발명의 예비 셀 분배 메커니즘(48)을 통하여 얻어진다. 예비 셀 분배 메커니즘(48)은 회로 레이아웃(46) 및 지시파일(52)을 처리한다.

제 3도는 회로 레이아웃(46)의 일부분을 도시한다. 특히, 도면은 회로 레이아웃(46)의 표준 셀 영역을 단순화한 도면이다. 회로 레이아웃이 대응 그리드를 가진다는 개념을 설명하기 위하여, 제 3도는 X축(62) 및 Y축(64)을 도시한다. 그리드는 회로 레이아웃내의 각각의 셀(65)의 물리적 위치를 설명하기 위하여 사용될 수 있다. 각각의 셀(65)은 표준 셀 트랙(66A,66B,66C,66D)을 형성하기 위하여 정렬된다. 경로지정 트랙(68A,68B,68C)은 표준 셀 트랙(66) 사이에 제공된다.

제 4도는 제 3도 일부분을 보다 상세히 도시한다. 특히, 제 4도는 표준 셀 트랙(68B)의 세그먼트 및 경로지정 트랙(68A,68B)의 대응 세그먼트를 도시한다. 표준 셀 트랙(66B)은 AND 게이트(70), 인버터(72), NOR 게이트(74), NAND 게이트(76), 및 가산기(78)를 포함하는 논리소자 그룹을 포함한다. 표준 셀 트랙(66B)의 논리소자는 공통 도식 형태로 도시된다. 그러나, 실제 레이아웃에서 논리소자는 통상적으로 서로에 바로 인접하며, 표준 높이를 가지며, 여러 반도체 영역세트 및 이들의 상호접속으로서 실행된다는 것을 인식해야 한다.

각 경로지정 트랙(68)은 전력 버스(80), 신호 트랙(84A,84B,…,84N), 및 접지 버스(82)를 포함한다. 이들 소자가 동일 금속 평면상에 있을 필요가 없다는 것을 인식해야 한다. 즉, 비아(via)는 여러 금속 층상의 트랙을 액세스하기 위하여사용될 수 있다.

제 4도는 신호 트랙(84A)으로부터 인버터(72)로 신호를 중계하는 신호 트랙 커넥터(86)를 역시 도시한다. 인버터(72)의 출력은 신호 트랙(84C)상에서 종료하는 신호 트랙 커넥터(88)에 공급된다. 이러한 형태의 접속은 하나의 논리소자로부터 다른 논리소자로 신호의 경로를 지정하기 위하여 사용될 수 있다.

제 5도는 본 발명에 따라 사용될 수도 있는 지시 파일(52)의 일실시예와 연관된 동작을 기술한다. 지시 파일(52)과 연관된 제 1 동작은 기존의 표준 셀 레이아웃(46)에 통합될 수 있는 이용가능한 예비 셀(100)을 정의하는 것이다. 이하에 기술된 바와같이, 이용가능한 예비 셀은 그룹으로 배치된다. 다음 단계는 셀에 대한 접속세트를 알리는 것이다(블록 102). 즉, 다음단계는 새로운 예비 셀 및 기존 표준 셀을 상호 접속하기 위하여 배치 및 경로지정 장치(40)(제 1도)에 의해 사용될 수 있는 접속 포인트 또는 포트세트를 알리는 것이다. 최종 단계는 기존 레이아웃 내에 셀 및 접속을 분배하는 것이다(블록 104).

지시파일(52)은 수동적으로 생성되거나, 지시 파일 생성기(50)(제 1도)를 통하여 생성될 수 있다. 지시 파일 생성기(50)는 지시 파일(52)을 생성하기 위하여 사용되는 미리 결정된 기준을 통합하는 컴퓨터 프로그램이다. 지시 파일(52)을 생성하기 위하여 미리 결정된 기준은 다수의 고려할 사항을 포함한다. 예로써, 미리 결정된 기준은 예비 셀을 위하여 이용가능한 공간과 같은 요소를 포함한다. 즉, 배치 및 경로지정 장치(40)가 회로 레이아웃(46)을 생성한 후, 추가의 셀을 이용하기 위하여 얼마나 많은 공간이 이용가능한지에 대한 결정이 이루어질 수 있다. 예를들면, 제 3도에는 표준 셀 트랙(66B,66C)이 다수의 추가의 셀을 허용할 수 있는 것이 도시되어 있지만, 표준 셀 트랙(66A,66D)은 그것이 이미 X축(62)의 우측단까지 연장되기 때문에 추가의 셀을 허용할 수 없다.

미리 결정된 기준의 일부분으로서 사용될 수 있는 다른 고려할 사항은 반도체의 표준 셀 영역에서의 표준 셀 트랙(66)의 수이다. 이하에서 논의되는바와같이, 표준 셀 트랙(66)의 수는 추가된 예비 셀을 위한 분배 계획을 유도할때 사용될 수 있다. 관련된 고려할 사항은 표준 된 영역에서 표준 셀의 수이다.

전술한 바와같이, 지시파일(50)은 이용가능한 예비 셀을 한정한다. 미리 결정된 기준은 이용가능한 예비 셀을 형성하기 위하여 사용될 수 있다. 예를들어, 미리 결정된 기준은 이용가능한 예비 셀을 결정할때 NAND 게이트와 같이 자주 사용되는 논리 소자를 사용할 수 있다. 지시 파일 생성기(50)는 표준 셀의 전력소비와 같은 미리 결정된 기준에 의존할 수 있다. 예를 들어, 낮은 전력소비 셀은 표준 셀 영역에 분배하기 위해 선택될 수 있다.

전술한 바와같이, 지시파일(52)은 기존 레이아웃내에 셀을 분배한다. 여기서, 용어 "분배"는 표준 셀이 기존 표준 셀 트랙의 끝에 배치되지 않는다는 사실을 언급한다. 대신에, 삽입된 예비 표준 셀은 표준 셀 트랙(66)의 다양한 분배 위치에 배치된다. 지시 파일(52)을 위한 분배 계획을 확립하기 위하여 지시 파일 생성기(50)에 의해 사용될 수 있는 다른 소정 기준은 예비 표준 셀의 삽입을 위하여 이용가능한 표준 셀 트랙(66)내에 소정 위치를 생성하는 것이다. 예를 들면, 소정 위치는 트랙(66)(X=좌표값)의 좌측에, 트랙(66)의 ¼ 길이에, 트랙(66)의 ½ 길이에, 그리고 트랙(66)의 ¾ 길이에 있을 수 있다.

지시 파일 생성기(50)에 의해 규정되고 지시 파일(52)에 통합되는 분배 기준은 수직 경로지정에 대한 사항을 포함할 수 있다. 즉, 종결 장치는 배치 및 경로지정 장치가 수직 접속을 수행하여 신호경로의 길이를 감소시키도록 표준 셀 영역내에 분배될 수 있다.

예비 셀을 분배하기 위하여 사용될 수 있는 다른 소정 기준은 클러스터링(clustering) 이다. 즉, 표준 셀 그룹의 클러스터가 선택될 수 있다. 그 다음에, 그룹의 동일한 클러스터는 표준 셀 영역내에 삽입될 수 있다. 특히, 그룹의 클러스터는 셀 클러스터 삽입 동작을 통하여 표준 셀 트랙의 다른 세트내에 반복적으로 삽입될 수 있다. 이러한 동작 및 다른 소정의 기준은 지시 파일(52)의 특정예를 포함하는 이하의 논의를 통하여 더 완전히 인식된다.

제 6도는 본 발명의 예비 셀 분배 메커니즘(48)에 의한 지시 파일(52)의 처리를 도시한다. 제 1단계는 그룹 정보를 처리하는 것이다(블록 110). 이하에 기술되는 바와같이, 그룹 정보는 회로 레이아웃의 표준 셀 영역에 삽입되는 여러 표준 셀그룹의 특징을 언급한다. 그룹 정보는 삽입될 표준 셀에 제한될 필요가 없다. 이하에 기술된 바와같이, 그룹정보는 수직 와이어 터미네이터, 접지 커넥터, 및 전력 커넥터를 포함할 수 있다.

다음 단계는 셀 정보를 처리하는 것이다(블록 112). 셀 정보의 처리는 예비 셀에 대한 입력 및 출력 포트의 명세를 포함한다. 셀 정보 처리는 수직 와이어 터미네이터, 접지 커넥터, 및 전력 커넥터에 대한 포트의 명세를 포함할 수 있다.

예비 셀 분배 메커니즘(48)과 연관된 마지막 단계는 삽입 정보를 처리하는 것이다(블록 114). 삽입 정보는 기존 회로 레이아웃내로의 예비 표준 셀의 실제 삽입을 이끄는 지시정보를 형성한다. 이 동작은 트랙 세트내로 삽입하기 위한 클러스터를 선택하는 단계를 포함한다(블록 115). 다음 단계는 클러스터내에서 각 셀 그룹에 대한 그리드 위치를 식별하는 것이다(블록 116). 제 3도에서 인식할 수 있는 바와같이, X좌표 위치 및 Y좌표 위치는 특정 셀 위치를 지정하기 위하여 사용될 수 있다.

다음 단계는 식별된 그리드 위치에 새로운 셀그룹을 삽입하는 것이다(블록 118). 마지막 단계는 나머지 셀에 대한 위치를 증가시키는 것이다(블록 120). 예를 들면, 만약 새로운 셀이 제 4도의 인버터(72) 및 NOR 게이트(74) 사이에 삽입된다면, NOR 게이트(74), NAND 게이트(76) 및 가산기(78)에 대한 X좌표 위치는 따라서 증가된다. 선택적으로, 새로운 셀이 현행 셀상에 중첩될 수 있다. 그후, 배치 및 경로지정 장치는 새로운 셀을 수용하기 위해 모든 셀들을 재배치한다.

본 발명의 개념을 더 설명하기 위하여, 본 발명에 따라 사용된 지시 파일(52)에 주의를 돌린다. 지시 파일은 제 7도를 참조하여 구체적으로 설명된다. 제 7도는 표준 셀 트랙(66A, 66B, 66C)을 도시한다. 표준 셀 트랙(66)은 삽입된 예비 표준 셀(122)을 포함한다. 표준 셀 트랙(66B)은 하나 이상의 수직 와이어 터미네이터(124)를 또한 포함한다. 수직 와이어 터미네이터(124)는 표준 셀 트랙(66B)에 전기적으로 플로팅 접속 가능한 포트를 형성한다. 경로지정의 시간에, 배치 및 경로지정 장치는 수직 와이어 터미네이터(124A) 및 셀(122B) 사이의 수직접속(126)을 생성한다. 그 다음에, 수직 접속부(126) 및 선택된 신호 트랙(단순화를 위하여 도 7에 도시하지 않았으나 도 4에 소자(84)로 도시됨)간에 접기접속이 형성될 수 있다. 즉, 수직 와이어(126)는 어떤 다른 트랙으로부터 셀(12B)에 접속을 만들기 위하여 사용되며, 차례로 어떤 다른 트랙은 다른 셀에 접속된다. 이 특징은 보다 큰 융통성을 가진 배치 및 경로지정 장치를 제공한다. 게다가, 보다 짧은 신호경로지정 길이를 허용한다.

제 7도는 본 발명의 다른 특징, 즉 전력 및 접지 커넥터를 도시한다. 도면은 표준 셀 트랙(66C)에 배치된 두 개의 삽입된 접지 커넥터(130A, 130B)를 도시한다. 이들 위치에 상기 장치를 배치하는 것은 배치 및 경로지정 장치가 삽입된 경로지정 트랙(132)을 생성하도록 한다. 경로지정 트랙(132)은 제 7도에 도시된 바와 같이, 삽입된 예비 셀(122)의 입력을 결합하기 위하여 사용될 수 있다. 만약 예비 셀(122)이 다른 표준 셀에 접속하기 위하여 요구되면, 배치 및 경로지정 장치는 종래기술에 따라 상기 접속을 형성한다.

제 7도는 예비 터미네이터의 사용을 도시한다. 예비 터미네이터(140A, 140B)는 경로지정 트랙(66A)의 단부에 배치된다. 하기에 기술되는 바와같이, 이것은 배치 및 경로지정 장치가 추가의 신호 트랙(142)을 형성하도록 한다. 추가의 신호 트랙은 회로에서 경로지정을 용이하게 하기 위하여 사용될 수 있다.

전술한 정보는 이하의 지시 파일(52)을 검토함으로써 더 상세히 인식될 것이다. 지시 파일(52)의 제 1 부분은 제 6도의 블록(110)에 따라 예비 셀 분배 메커니즘(48)에 의해 처리되는 그룹 정보에 관한 것이다.

(블록-정보

(그룹-정보

(*블록 A*)

(*블록 B*)

(*블록 C*)

(*블록 D*)

지시 파일의 블록 A는 표준 셀 그룹 세트(sc_a 내지 sc_i)을 정의한다. 설명을 간략화하기 위하여, 각 그룹은 각 라인에서 "1"로 지시된 바와 같이 하나의 소자를 포함한다. 1개 대신에 3개의 소자를 가진 그룹의 예는 "(그룹-셀-정보 sc_a 3 sndo3c sinoob snd03d)"와 같다.

각 라인에서 마지막 항은 집적회로의 표준 셀 영역에 삽입될 수 있는 표준 셀 소자이다. 블록 A의 제 1 라인에서, 표준 셀 소자는 "snd03c"이다.

이와같은 항은 3개의 입력 NAND 게이트를 서술한다. 각 형태의 셀의 식별은본 발명을 설명하는데 필요치 않다. 본 발명과 관련하여 사용된 배치 및 경로지정 장치, 논리 합성기 또는 다른 전자설계 자동화 장치는 지정된 셀 형태를 식별하기 위하여 셀의 라이브러리에 의존할 수 있다.

블록 B는 접지 및 전력 커넥터(st_ivss1 내지 st_ivcc3)를 정의한다. 각 그룹은 하나의 커넥터를 포함한다. 예컨대, st-ivss1은 커넥터(예비_vss_con)를 포함한다. 제 7도와 관련하여 이전에 설명된 바와 같이, 접지 및 전력 커넥터는 추가의 트랙(132)을 경로지정하기 위하여 사용될 수 있다. 그후, 삽입된 표준 예비 셀의 출력은 추가의 트랙(132)에 결합될 수 있다.

블록 C는 수직 와이어 터미네이터 세트(st_oa 내지 st_oi)를 정의한다. 각 그룹은 예비_터미네이터로써 식별된 하나의 터미네이터를 포함한다. 제 7도와 관련하여 이전에 기술된 바와같이, 수직 와이어 터미네이터는 집적회로의 표준 셀 영역에 수직 경로(126)를 이루기 위하여 사용된다.

블록 D는 배치 및 경로지정 장치가 표준 셀 영역에서 추가의 수평 신호 트랙을 생성하도록 하기 위하여 사용되는 명령문 세트이다. 블록 B의 경우와 다르게, 추가의 트랙은 삽입된 예비 셀의 입력을 접지시키기 위하여 사용된다. 이 경우에 형성된 추가의 트랙은 일반적으로 신호 경로지정을 위하여 사용된다. 이 동작은 이하에 기술될 것이다.

본 발명이 추가의 수직 및 수평 경로지정 트랙을 형성하기 위한 기술을 제공한다는 것이 인식될 수 있다. 수직 트랙은 블록 C에서 지정된 예비 터미네이터와 접속을 형성하는 반면, 수평 트랙은 블록 D에서 지정된 예비 터미네이터와 접속을형성한다. 이러한 특징은 배치 및 경로지정 장치에 의해 추후에 수행되는 경로지정 동작을 간략화한다.

코드의 다음 블록(블록 E 내지 H)은 제 6도의 블록(112)에서 예비 셀 분배 메커니즘(48)에 의해 처리되는 셀 정보와 일치한다. 일반적으로, 셀 정보는 표준 셀 영역에 삽입될 항목에 특정 입력 또는 출력 포트 이름을 할당하기 위하여 사용된다. 배치 및 경로지정 장치는 적절한 접속을 형성하기 위하여 지정된 이름을 사용할 수 있다.

(셀-정보

(*블록 E*)

(*블록 F*)

(*블록 G*)

(*블록 H*)

블록 E의 제 1 라인은 삽입될 표준 셀("sndo3c") 및 그것의 그룹("sc_a")을 기술한다. 또한, 상기는 10 수율에 의하여 분할될때 셀의 폭을 미크론 정도 하는 수치값(140)을 기술한다. 게다가, 코드는 셀과 연관된 "4" 포트가 있는 것을 가리킨다. 3개의 입력 포트(i1, i2, i3)는 공통 전기접속, 또는 net, sn_i1을 가진다. 이 공통 전기접속은 배치 및 경로지정 장치가 공통 신호 트랙과 함께 결합되도록 한다. 출력 포트는 sn_oa로써 식별된다. 블록 E에서 나머지 코드라인은 동일 포맷에 따른다.

블록 F에서 코드는 전력 및 접지 접속기에 대한 포트를 기술한다. 코드는 블록 E와 동일한 형태를 따른다. 유사하게, 블록 G에서 수직 와이어 터미네이터에 대한 포트가 기술된다. 최종적으로, 블록 H에서 블록 D의 터미네이터에 대한 할당된 포트가 기술된다.

나머지 코드 블록은 집적회로의 표준 셀 영역에 셀을 삽입하는 실제 동작에 관한 것이다. 이전 코드 블록은 이용가능한 셀을 효과적으로 선택하여 정의한다. 다음 코드는 사용가능한 셀을 실제적으로 배치하기 위하여 사용된다.

(삽입-정보

(*블록 I*)

(*블록 J*)

(*블록 K*)

(*블록 L*)

(*블록 M*)

(*블록 N*)

(*블록 O*)

(*블록 P*)

(*블록 Q*)

(*블록 R*)

(*블록 S*)

(*블록 T*)

(*블록 U*)

(*블록 V*)

(*블록 W*)

(*블록 X*)

(*블록 Y*)

(*블록 Z*)

(*블록 Z_1*)

(*블록 Z_2*)

(*블록 Z_3*)

블록 J의 제 1 라인은 "삽입" 명령으로 시작한다. 삽입 명령 다음에는 클러스터 "A"의 명세가 뒤따른다. 클러스터 "A"는 예비 셀 영역에 반복적으로 삽입될그룹의 클러스터이다. 전술한 바와 같이, 실시예에서, 각 그룹은 단지 하나의 셀만을 포함한다. 블록 J의 제 1 라인에서 다음 항목은 번호가 2이며, 블록 J의 그룹의 클러스터가 2개의 표준 셀 트랙 또는 행에 삽입되는 것을 지시한다. 코드의 다음 항목은 그룹("sc_a")이 삽입될 것을 지시한다. 코드에서 다음 항목은 그룹이 처리되는 두 개의 표준 셀 트랙의 표준 셀 트랙(1)에서 삽입되는 것을 지시한다. 라인에서 마지막 항목은 삽입된 그룹이 배치되어야 하는 표준 셀 트랙내의 X 좌표 위치를 기술한다. 위치는 다수의(0.250) 표준 셀 트랙의 총 폭으로써 기술된다.

블록 J에서 다음 라인은 동일 포맷에 따른다. 블록 J의 제 2 라인이 수직 와이어 터미네이터를 포함하는 그룹(st_oa)을 표준 셀 트랙(2)에 삽입한다는 것에 유의하라. 블록 G의 제 1 라인은 st_oa에 대한 입력 포트가 sn_oa인 것을 지시한다. 블록 E의 제 1 라인은 sn_oa가 그룹(sc_a)에 대한 출력인 것을 지시한다. 마지막 절에서 언급된 바와 같이, 그룹(sc_a)은 표준 셀 트랙(1)에 삽입된다. 이들 소자 간에 공통 접속이 주어지면, 배치 및 경로지정의 시간에, 배치 및 경로지정 장치는 제 7도와 관련하여 기술된 형태의 수직 경로지정 트랙(126)을 형성할 것이다.

블록 J의 제 3 라인은 지정된 위치(0.250 × 표준 셀 트랙(2)의 길이)에서 그룹(sc_c)을 삽입한다. 상기 위치는 앞의 라인상에 기술된 삽입된 터미네이터와 동일한 위치인 것에 유의하라. 하나 이상의 그룹이 동일 위치에 할당될 때, 제 1 그룹은 상기 위치에 배치되고, 제 2 소자는 본래 배치된 그룹에 인접하게 배치된다. 이때 다중 셀을 가진 그룹이 하나의 위치에서 삽입될 수 있다는 것에 유의하라. 본 실시예는 단지 하나의 셀을 가지는 그룹을 상기 위치에 할당하고 있다. 그러나, 추후의 명령은 추가의 그룹을 동일 위치에 할당할 수 있다.

블록 J의 라인(5)은 표준 셀 트랙(1)에 전력 커넥터(st_ivcc1)를 삽입한다. 블록 F의 라인(4)은 상기 커넥터가 출력(sn_i4)을 가지는 것을 지시한다. 블록 E에서 상기 출력이 셀(xincmosf, sin00c, sin00c)의 입력에 접속된다 것에 유의하라. 따라서, 이들 셀은 만약 초기 수행에서 논리 에러를 정정할 필요가 있으면, 입력이 추후에 배치 및 경로지정 장치에 의해 신호 트랙에 접속될 때까지 그것의 기능을 효과적으로 디스에이블하기 위하여 입력 게이트에서 전력 신호를 가질 것이다.

블록 J의 마지막 두 개의 라인은 행(1)의 다중 총 길이(0.750)로 행(1 및 st_ivss1)의 위치(L)(X 축상에서 왼쪽 ; X=0)에 접지 커넥터(st_ivss1)를 삽입한다. 접지 커넥터는 동일한 명세서(sn_i1)를 가진다. 결과적으로, 배치 및 경로지정의 시기에서, 배치 및 경로지정 장치는 이들 셀 사이의 트랙, 예를들면, 제 7도의 트랙(32)을 형성할 것이다. 그 다음에, 결과적인 트랙은 다른 삽입된 셀, 예를들어 셀(122F, 122G)의 입력을 접지시키기 위하여 사용된다.

블록(K 내지 O)이 그룹의 동일 클러스터를 삽입한다는 것에 유의하라. 그러나, 각 블록은 동일 그룹을 표준 셀 트랙의 다른 세트에 삽입한다. 예를들면, 블록 K에서, 세트는 3개의 표준 셀 트랙(1-3)에 걸쳐있지만, 그룹은 트랙(1, 3)에서만 삽입된다. 블록 L에서,그룹은 트랙(1 내지 4)에 삽입된다. 블록 M에서, 그룹은 트랙(1 내지 5)에 삽입된다. 블록 N에서, 그룹은 블록(1-6)에 삽입된다. 블록 O에서, 그룹은 7개의 트랙에 걸쳐 있지만, 그룹은 트랙(1, 2, 4, 6, 7)에만 삽입된다.

따라서, 본 발명은 그룹의 단일 클러스터를 사용하여 표준 셀 트랙의 다른세트에 반복적으로 삽입한다. 이런 방식은 예비 셀의 만족스러운 분배를 얻기 위하여 명확한 기술을 구성한다.

그룹 A의 제 1 블록, 즉 블록 I는 그룹 A(블록 J 내지 Q)에서 나머지 블록과 동일한 그룹의 클러스터를 가지지 않는다. 왜냐하면, 블록 1의 셀이 다른 블록에서처럼 다중 트랙이 아닌 단일 트랙에만 삽입되기 때문이다. 결과적으로, ad hoc 방식은 상기와 같은 상황에서 취해진다.

블록 I의 마지막 두 라인은 예비 터미네이터를 삽입한다. 블록 I의 마지막 라인에서 두번째 라인은 제 7도의 터미네이터(140A)로써 도시된 행 1의 좌측 위치(X=0)에 예비 터미네이터(st_행1)를 삽입한다. 블록(I)의 마지막 라인은 도 7의 터미네이터(140B)로써 도시된 행(1)의 우측 위치(최대 X위치)에 예비 터미네이터(st_행1)를 삽입한다. 블록(H)의 라인(1)은 터미네이터(st_행1)가 sn_r1의 입력 명세를 가진다는 것을 지시한다. 동일 입력(sn_r1)이 예비 트랙의 각 단에서 정의되기 때문에, 배치 및 경로지정 장치는 이들 예비 터미네이터 사이의 트랙(142)을 형성할 것이다.

블록 Q는 그룹 B로써 지정된 클러스터를 시작한다. 블록(Q 내지 V)의 구문 및 기술은 이전에 기술된 블록과 같다. 블록 P는 그룹 B의 제 1 블록이다. 블록 I의 경우에서처럼, 블록 P는 셀을 단일 트랙에만 삽입한다. 따라서, 블록 P에서 사용된 셀은 블록(Q 내지 V에서 사용된 셀과 합치하지 않는다.

블록(W 내지 Z_3)은 그룹 C로써 지정된 클러스터를 정의한다. 이들 블록의 구문 및 기술은 이전에 기술된 블록과 일치한다.

본 발명의 삽입 블록은 다음과 같은 방식으로 사용된다. 초기 배치된 집적회로의 표준 셀 영역이 8개의 블록에서 그룹의 수와 동일한 다수의 그룹을 허용할 수 있다는 것이 결정되었다고 하자. 이런 경우에, 클러스터("A", "B", "C")는 셀을 표준 셀 영역에 삽입하기 위하여 추후에 액세스된다.

특히, A, B, C, A, B, C, A, B로 순환된다. 예를들면, 만약 예비 셀 분배 메커니즘(48)이 반도체 회로의 표준 셀 영역의 제 1 트랙에서 삽입 동작을 시작한다면, 블록 I는 그것이 클러스터 A에 속하고 하나의 트랙을 저장하기 때문에 사용된다. 만약 삽입 동작이 제 2트랙으로 이동되면, 블록(Q)은 그것이 클러스터(B)에 속하고 두 트랙을 지정하기 때문에 사용된다. 연속적인 트랙으로의 삽입은 필요치 않다. 사용된 트랙은 표준 셀 영역내의 트랙의 수 및 그들 트랙의 합당한 분할을 포함하는 소정 기준을 바탕으로 통상적으로 선택된다. 예를들어, 10개의 트랙의 그룹은 다음과 같은 그룹(1, 5, 7), (2, 3, 4, 10), 및 (6, 7, 8, 9)을 포함하도록 분할될 수 있다. 이 경우에, 분배 메커니즘(48)은 초기에 블록 K를,그 다음 블록 S를, 그 다음 블록 Z를 호출한다.

만약 트랙의 수가 클러스터의 그룹의 수보다 크다면, 하나 이상의 클러스터가 다수의 트랙으로 그룹을 삽입하기 위하여 사용될 수 있다. 예를들어, 만약 트랙의 수가 10이면, 전술한 바와같이, 클러스터 A로부터의 블록 O 및 클러스터 B의 블록 R은 10개의 트랙을 채우기 위하여 사용될 수 있다. 일반적인 목표는 예비 셀을 양호하게 분배하는 것이다. 자연적으로, 다수의 관련 기술은 상기 목표를 달성하기 위하여 사용될 수 있다.

본 발명의 특정 실시예의 전술한 상세한 설명은 예시 및 설명을 위해서 제공된다. 따라서, 전술한 상세한 설명은 본 발명을 제한하지 않으며 다양한 변형 및 수정이 가능하다. 실시예는 본 발명의 원리를 최상으로 설명하기 위하여 선택 및 기술되었으며, 이에 따라 당업자는 본 발명을 최상으로 이용할 수 있으며 다양하게 변형할 수 있다. 본 발명의 권리범위는 첨부된 청구범위에 의해서만 제한된다.

제 1도는 좌측에 본 발명의 일실시예와 관련된 방법을 도시하고, 우측에 기술된 방법의 일실시예를 수행하기 위한 대응 장치를 도시한 도.

제 2도는 본 발명에 따라 사용될 수 있는 범용 컴퓨터를 도시한 도.

제 3도는 집적회로의 표준 셀 영역의 일부분의 간략도.

제 4도는 제 3도의 표준 셀 영역의 보다 상세한 도.

제 5도는 본 발명에 따라 사용된 지시 파일(directive file)의 일실시예와 연관된 처리 명령을 도시한 도.제 6도는 본 발명의 예비 셀 분배 메커니즘의 일실시예와 관계된 처리를 도시한 도.

제 7도는 본 발명에 따라 기존 표준 셀 트랙에 삽입된 분배된 표준 셀을 도시한 도.

* 도면의 주요 부분에 대한 부호의 설명 *

40 : 배치 및 경로지정 장치 44 : 파라미터 파일

46 : 회로 레이아웃 48 : 예비 셀 분배 메커니즘

50 : 지시 파일 생성기 52 : 지시 파일

66 : 표준 셀 트랙 70 : AND 게이트

72 : 인버터 88 : 신호 트랙 커넥터

Claims

집적 회로 레이아웃에 표준 셀을 자동적으로 삽입하기 위한 장치에 있어서,

집적 회로의 표준 셀의 초기 레이아웃을 생성하기 위한 배치 및 경로지정 장치 ; 및

상기 집적 회로의 표준 셀의 상기 초기 레이아웃내에 예비 셀의 소정 클러스터를 분배하기 위한 예비 셀 분배 메커니즘을 포함하며;

상기 예비 셀 분배 메커니즘은 다수의 예비셀이 초기 레이아웃의 표준셀사이에 배치되도록 상기 표준셀의 초기 레이아웃내의 미리 결정된 물리적 위치에 상기 예비셀의 미리 선택된 클러스터의 셀그룹을 분배하는 것을 특징으로 하는 장치.
제 1항에 있어서, 상기 예비 셀 분배 메커니즘은 상기 표준 셀의 초기 레이아웃내에 미리 선택된 수직 와이어 터미네이터 그룹을 분배하는 것을 특징으로 하는 장치.
제 1항에 있어서, 상기 예비 셀 분배 메커니즘은 상기 표준 셀의 한 측면에 제 1 접지 커넥터를 분배하고 상기 표준 셀의 제 2 측면에 제 2 접지 커넥터를 분배하여, 상기 배치 및 경로지정 장치에 의하여 상기 제 1 접지 커넥터 및 상기 제 2 접지 커넥터 사이에 추가의 경로지정 트랙의 경로를 지정하는 것을 특징으로 하는 장치.
제 1항에 있어서, 상기 예비 셀 분배 메커니즘이 상기 집적회로의 표준 셀의 위해 이용가능한 공간을 바탕으로 상기 예비 셀의 미리 선택된 클러스터를 분배하는 것을 특징으로 하는 장치.
제 1항에 있어서, 상기 예비 셀 분배 메커니즘은 상기 집적 회로의 표준 셀 트랙의 수를 바탕으로 상기 예비 셀의 미리 선택된 소정 클러스터를 분배하는 것을 특징으로 하는 장치.
제 1항에 있어서, 상기 예비 셀 분배 메커니즘은 상기 표준 셀의 초기 레이아웃에서의 표준 셀의 수를 바탕으로 상기 예비 셀의 미리 선택된 소정 클러스터를 선택하는 것을 특징으로 하는 장치.