KR970028591A - 패턴 발생 회로 - Google Patents

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KR970028591A
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circuits
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기요시 니까와
유지 스기야마
히로키 다케시타
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가네꼬 히사시
닛뽕덴끼 가부시끼가이샤
나카누마 쇼
안도덴키 가부시키가이샤
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3183—Generation of test inputs, e.g. test vectors, patterns or sequences
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G11C29/56004—Pattern generation

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Abstract

ALPG-회로 유사 구조를 채용한 패턴 발생 회로는 메모리 IC들을 테스트하기 위한 테스트 패턴들을 발생하기 위하여 사용된다. 여기서, 타이밍 발생 회로(7)는 시스템 클럭 신호(7A)를 발생하며, 분주 회로(8)는 시스템 클럭 신호를 분주하여 분주 클럭 신호(8A)를 발생한다. 시퀀스 제어 회로(9)는 제어 메모리(10)에 저장되어 있는 프로그램 명령들이 출력되도록 한다. 연산 동작은 분주 클럭 신호에 동기하여 프로그램 명령들에 따라 수행된다. 연산 동작들의 결과들은 직렬로 배열되어 테스트 패턴으로서 직렬로 출력된다. 복수의 ALU회로들(12,22,32)이 적어도 하나 이상의 주 레지스터(1) 및 복수의 보조 레지스터들(13,23,33)과 함께 연산 동작을 수행한다. 또한, 분주 동작에 의하여 시스템 클럭 신호가 감소되는 비율은 ALU 회로들의 수에 따라서 달라지게 되며 테스트 패턴들의 한 사이클에는 ALU 회로들의 출력들이 포함된다.

Description

패턴 발생 회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 따른 패턴 발생 회로를 나타내는 블럭도이다.

Claims (8)

  1. 시스템 클럭 신호를 발생하는 타이밍 발생 회로(7); 시스템 클럭 신호를 분주하여 분주 클럭 신호(8A)를 발생하는 분주 회로(8); 프로그램 명령을 출력하는 시퀀스 제어 회로(9); 프로그램 명령을 저장하는 제어 메모리(10); 주 레지스터(1); 상기 주 레지스터의 출력에 대응되는 명령 데이타를 저장하는 복수의 보조 레지스터들(13,23,33); 프로그램 명령들에 따라 상기 주 레지스터의 출력 데이타 및 상기 복수의 보조 레지스터들의 출력 데이타에 대하여 연산 동작을 수행하는 복수의 ALU 회로들(12,22,32); 및 상기 복수의 ALU 회로들의 출력들중 하나를 상기 주 레지스터의 입력으로 선택하는 선택 회로(2)를 구비하는 것을 특징으로 하는 패턴 발생 회로.
  2. 제1항에 있어서, 상기 분주 클럭 신호에 동기하여 복수의 ALU 회로들의 출력들 각각에 대하여 재-타이밍 동작을 수행하는 복수의 재-타이밍 회로들(41,42,43); 복수의 재-타이밍 회로들의 출력을 직렬로 배열하는 배열 수단(5); 상기 시스템 클럭 신호에 동기하여 상기 배열 수단의 출력을 제공하는 출력 레지스터(4); 및 복수의 재-타이밍 회로들의 출력들을 배열하기 위한 순서를 설정하는 순서회로(6)를 더 구비하는 것을 특징으로 하는 패턴 발생 회로.
  3. 시스템 클럭 신호를 발생하는 타이밍 발생 회로(7); 상기 시스템 클럭 신호를 분주하여 분주 클럭 신호(8A)를 발생하는 분주 회로(8); 프로그램 명령을 제공하는 시퀀스 제어회로(9); 상기 프로그램 명령을 저장하는 제어 메모리(10); 복수의 주 레지스터들(11,21,31); 복수의 주 레지스ㅌ들의 출력들에 대응되는 동작 데이타를 저장하는 복수의 보조 레지스터들(13,23,33); 상기 프로그램 명령들에 따라 주 레지스터의 출력 데이타 및 복수의 보조 레지스터들의 출력 데이타에 대하여 연산 동작들을 수행하는 복수의 ALU 회로들(12,22,32); 및 상기 복수의 주 레지스터들의 출력들을 상기 복수의 ALU회로들(12,22,32)로 선택적으로 각각 전달하는 복수의 선택 회로들(17,27,37)을 구비하는 것을 특징으로 하는 패턴 발생 회로.
  4. 제3항에 있어서, 상기 복수의 주 레지스터들의 출력들을 직렬로 배열하는 배열 수단(5); 상기 분주 클럭 신호에 동기하여 상기 배열 수단의 출력을 제공하는 출력 레지스터(4); 및 상기 복수의 주 레지스터들의 출력들을 배열하기 위한 순서를 설정하는 순서회로(6)를 더 구비하는 것을 특징으로 하는 패턴 발생 회로.
  5. 시스템 클럭 신호(7A)를 발생하는 타이밍 발생 회로(7); 상기 시스템 클럭 신호를 분주하여 분주 클럭 신호(8A)를 발생하는 분주 회로(8); 상기 분주 클럭 신호에 동기하여, 미리 정해진 프로그램 명령들을 제공하는 시퀀스 제어회로(9); 상기 프로그램 명령들을 저장하고 있는 제어 메모리(10); 상기 분주 클럭 신호에 동기하여 상기 프로그램 명령들에 따라 연산 동작을 수행하는 계산수단; 상기 시스템 클럭 신호에 응답하여 순서를 설정하는 순서 회로(6); 및 상기 순서 회로에 의하여 설정된 순서에 따라 연산 동작의 결과들을 배열하여 이를 테스트 패턴으로서 직렬로 출력하는 출력 수단(5,4)을 구비하는 것을 특징으로 하는 패턴 발생 회로.
  6. 제5항에 있어서, 상기 계산수단은 주 레지스터(1); 복수의 보조 레지스터들(13,23,33); 상기 프로그램 명령들에 따라 상기 주 레지스터의 출력들 및 상기 복수의 보조 레지스터들의 출력들에 대하여 연산 동작을 수행하는 복수의 ALU 회로들(12,22,32); 및 상기 복수의 ALU 회로들의 출력들중 주 레지스터의 입력으로서 선택하는 선택 회로(2)를 구비하며, 출력수단은 상기 시스템 클럭 신호에 동기하여 동작하는 것을 특징으로 하는 패턴 발생 회로.
  7. 제5항에 있어서, 상기 계산 수단은 복수의 주 레지스터들(11,21,31); 복수의 보조 레지스터들 (12,23,33); 각각 상기 복수의 주 레지스터들의 출력들에 대하여 선택을 수행하는 복수의 선택 회로들(17,27,37); 및 상기 프로그램 명령들에 따라 상기 복수의 주 레지스터들의 출력들 및 상기 복수의 선택 회로들의 출력에 대하여 연산 동작을 수행하여, 그 출력들을 상기 복수의 주 레지스터들로 각각 인가하는 복수의 ALU회로들(12,22,32)을 구비하며, 상기 복수의 주 레지스터들의 출력들은 연산 동작의 결과들로서 상기 분주클럭 신호에 동기하여 동작하는 상기 출력 수단으로 공급되는 것을 특징으로 하는 패턴 발생 회로.
  8. 제5항에 있어서, 상기 분주 동작에 의하여 상기 시스템 클럭 신호의 주파수를 감소하는 비율은 상기 계산 수단에 포함된 ALU 회로들의 수에 따라 달라지게 되어, 테스트 패턴의 한 사이클에 ALU 회로들의 출력들이 포함되는 것을 특징으로 하는 패턴 발생 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960057667A 1995-11-27 1996-11-26 패턴 발생 회로 KR100220201B1 (ko)

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JP7-331160 1995-11-27
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KR100609135B1 (ko) * 2004-05-25 2006-08-08 매그나칩 반도체 유한회사 셋업/홀드 타임 제어 회로

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JP3277785B2 (ja) 2002-04-22
KR100220201B1 (ko) 1999-09-01
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