JPH06214537A - 表示装置 - Google Patents
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- JPH06214537A JPH06214537A JP5006480A JP648093A JPH06214537A JP H06214537 A JPH06214537 A JP H06214537A JP 5006480 A JP5006480 A JP 5006480A JP 648093 A JP648093 A JP 648093A JP H06214537 A JPH06214537 A JP H06214537A
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Abstract
(57)【要約】
【目的】 本発明はＤＲＡＭで構成されるフレームメモ
リを備える表示装置に関し、リフレッシュを必要最小限
に抑え、且つ、ＭＰＵ１４とリフレッシュ処理回路との
アクセスの競合を可能な限り避け得て効率のよい省電力
型の表示装置を提供することを目的とする。 【構成】 本発明の表示装置は、ＤＲＡＭ９を備え、こ
のＤＲＡＭ９の所定領域はフレームメモリとして割り当
ててある。この表示装置には前記フレームメモリを含ま
ない他の領域のメモリに対応するロウアドレス信号を発
生するリフレッシュアドレス発生回路４と、このリフレ
ッシュアドレス発生回路４からのアドレス指定に従っ
て、前記ＤＲＡＭ９のリフレッシュ動作を制御する制御
回路５、６、７とを有している。
リを備える表示装置に関し、リフレッシュを必要最小限
に抑え、且つ、ＭＰＵ１４とリフレッシュ処理回路との
アクセスの競合を可能な限り避け得て効率のよい省電力
型の表示装置を提供することを目的とする。 【構成】 本発明の表示装置は、ＤＲＡＭ９を備え、こ
のＤＲＡＭ９の所定領域はフレームメモリとして割り当
ててある。この表示装置には前記フレームメモリを含ま
ない他の領域のメモリに対応するロウアドレス信号を発
生するリフレッシュアドレス発生回路４と、このリフレ
ッシュアドレス発生回路４からのアドレス指定に従っ
て、前記ＤＲＡＭ９のリフレッシュ動作を制御する制御
回路５、６、７とを有している。
Description
【０００１】
【産業上の利用分野】本発明はＤＲＡＭで構成されるフ
レームメモリを備え、そのリフレッシュを必要最小限に
抑え得るようにした表示装置に関する。
レームメモリを備え、そのリフレッシュを必要最小限に
抑え得るようにした表示装置に関する。
【０００２】
【従来の技術】ＤＲＡＭで構成されるフレームメモリを
備える従来の表示装置では、そのフレームメモリをリフ
レッシュする際、画面への表示に関与するメモリ部分と
それに関与しないメモリ部分とを区別せずに一律にリフ
レッシュが行われるようになっていた。以下、その詳細
について説明する。
備える従来の表示装置では、そのフレームメモリをリフ
レッシュする際、画面への表示に関与するメモリ部分と
それに関与しないメモリ部分とを区別せずに一律にリフ
レッシュが行われるようになっていた。以下、その詳細
について説明する。
【０００３】図５は従来の表示装置の概略構成を示すブ
ロック図である。同図において、フレームメモリにはＤ
ＲＡＭが使用されており、このＤＲＡＭのロウアドレ
ス、カラムアドレスとディスプレイのＸ、Ｙ座標との対
応を図６の模式図に示している。同図に斜線を引いて示
される部分がフレームメモリを含む画面への表示に関与
するメモリであり、残余部分が画面への表示に関与しな
いメモリである。
ロック図である。同図において、フレームメモリにはＤ
ＲＡＭが使用されており、このＤＲＡＭのロウアドレ
ス、カラムアドレスとディスプレイのＸ、Ｙ座標との対
応を図６の模式図に示している。同図に斜線を引いて示
される部分がフレームメモリを含む画面への表示に関与
するメモリであり、残余部分が画面への表示に関与しな
いメモリである。
【０００４】
【発明が解決しようとする課題】ところで、ＤＲＡＭに
はロウアドレスとカラムアドレスの二系統のアドレス信
号が入力するようになっており、リード又はライトのた
めのアクセスを行う際、ロウアドレスに対応する総ての
メモリがリフレッシュされるという特徴がある。従っ
て、図７に斜線を引いて示される部分が画面への表示の
ためのアクセスに伴ってリフレッシュされるメモリであ
る。そして、図７で空白にされている部分は画面への表
示のためにアクセスされないメモリであるので、画面へ
の表示のためのアクセスに伴うリフレッシュは行われな
いメモリである。
はロウアドレスとカラムアドレスの二系統のアドレス信
号が入力するようになっており、リード又はライトのた
めのアクセスを行う際、ロウアドレスに対応する総ての
メモリがリフレッシュされるという特徴がある。従っ
て、図７に斜線を引いて示される部分が画面への表示の
ためのアクセスに伴ってリフレッシュされるメモリであ
る。そして、図７で空白にされている部分は画面への表
示のためにアクセスされないメモリであるので、画面へ
の表示のためのアクセスに伴うリフレッシュは行われな
いメモリである。
【０００５】図８は従来の表示装置の構成を示すブロッ
ク図である。表示装置のフレームメモリは一定周期で絶
えず読み出しが行われるので、それに伴って、表示領域
に対応するメモリはリフレッシュが行われる。しかし、
表示に関与しないメモリも別の用途に使われるので、そ
のメモリもリフレッシュを行う必要がある。しかしなが
ら、従来はロウアドレスの総てに対応するメモリに対し
リフレッシュを行うようにしていたので、ＤＲＡＭを備
える従来の表示装置は、ことさらリフレッシュをしなく
ともよいメモリまでもリフレッシュを行ってしまい無駄
な電力を消費するという問題がある。また、不必要なリ
フレッシュ処理に起因してＭＰＵ１４とリフレッシュ処
理回路とでアクセスが競合しＭＰＵ１４からＤＲＡＭ９
へのアクセス時間が長引かされるという問題もある。
ク図である。表示装置のフレームメモリは一定周期で絶
えず読み出しが行われるので、それに伴って、表示領域
に対応するメモリはリフレッシュが行われる。しかし、
表示に関与しないメモリも別の用途に使われるので、そ
のメモリもリフレッシュを行う必要がある。しかしなが
ら、従来はロウアドレスの総てに対応するメモリに対し
リフレッシュを行うようにしていたので、ＤＲＡＭを備
える従来の表示装置は、ことさらリフレッシュをしなく
ともよいメモリまでもリフレッシュを行ってしまい無駄
な電力を消費するという問題がある。また、不必要なリ
フレッシュ処理に起因してＭＰＵ１４とリフレッシュ処
理回路とでアクセスが競合しＭＰＵ１４からＤＲＡＭ９
へのアクセス時間が長引かされるという問題もある。
【０００６】そこで、本発明はＤＲＡＭ９のリフレッシ
ュを必要最小限に抑え、且つ、ＭＰＵ１４とリフレッシ
ュ処理回路とのアクセスの競合を可能な限り避け得て効
率のよい省電力型の表示装置を提供することを目的とす
る。
ュを必要最小限に抑え、且つ、ＭＰＵ１４とリフレッシ
ュ処理回路とのアクセスの競合を可能な限り避け得て効
率のよい省電力型の表示装置を提供することを目的とす
る。
【０００７】
【課題を解決するための手段】本発明の表示装置は、Ｄ
ＲＡＭを備え、このＤＲＡＭの所定領域はフレームメモ
リとして割り当ててある。この表示装置には前記フレー
ムメモリを含まない他の領域のメモリに対応するロウア
ドレス信号を発生するリフレッシュアドレス信号発生回
路と、このリフレッシュアドレス信号発生回路からのア
ドレス指定に従って、前記ＤＲＡＭのリフレッシュ動作
を制御する制御回路とを有している。
ＲＡＭを備え、このＤＲＡＭの所定領域はフレームメモ
リとして割り当ててある。この表示装置には前記フレー
ムメモリを含まない他の領域のメモリに対応するロウア
ドレス信号を発生するリフレッシュアドレス信号発生回
路と、このリフレッシュアドレス信号発生回路からのア
ドレス指定に従って、前記ＤＲＡＭのリフレッシュ動作
を制御する制御回路とを有している。
【０００８】
【作用】 前記フレームメモリは循環的な読み出し
動作に伴って、自動的にリフレッシュが行われ、前記フ
レームメモリを含まない他の領域のメモリは前記リフレ
ッシュアドレス信号発生回路でアドレスが指定され、制
御回路からの制御信号に従ってリフレッシュが行われ
る。而して、リフレッシュ操作を必要最小限に抑えるこ
とができる。
動作に伴って、自動的にリフレッシュが行われ、前記フ
レームメモリを含まない他の領域のメモリは前記リフレ
ッシュアドレス信号発生回路でアドレスが指定され、制
御回路からの制御信号に従ってリフレッシュが行われ
る。而して、リフレッシュ操作を必要最小限に抑えるこ
とができる。
【０００９】
【実施例】以下、図面を参照しながら本発明の一実施例
について詳細に説明する。図１は本発明の表示装置の要
部構成を示すブロック図である。同図において、表示装
置は表示アドレス信号発生回路３を有し、この表示アド
レス信号発生回路３から出力されたアドレス信号はセレ
クタ８を介してＤＲＡＭ９に入力すると共にコンパレー
タ５とリフレッシュアドレス信号発生回路４にも入力し
ている。前記コンパレータ５には、図示を省略している
が、所定のアドレスよりも大きいアドレスのアドレス信
号が前記表示アドレス信号発生回路３から入力したとき
に前記コンパレータ５が信号を出力するよう制御するア
ドレス設定信号を入力してある。これは、例えば、ディ
ップスイッチ等を用い“Ｌ”，“Ｈ”を手動で設定でき
る回路であり、前記コンパレータ５はこのアドレス設定
信号と前記表示アドレス信号発生回路３のアドレス信号
とを比較する。前記コンパレータ５の出力はリフレッシ
ュ要求信号発生回路６に入力しており、このリフレッシ
ュ要求信号発生回路６の出力はメモリ制御回路７に入力
し、このメモリ制御回路７は前記ＤＲＡＭ９に制御信号
を与えている。また、前記セレクタ８は図外のＭＰＵか
ら延びるアドレスバス２に接続され、前記セレクタ８の
出力として前記表示アドレス信号発生回路３の出力を選
択するか前記リフレッシュアドレス信号発生回路４の出
力を選択するかを決定できるようにしてあり、前記ＤＲ
ＡＭ９のデータ端子は前記ＭＰＵに接続するデータバス
１に接続している。
について詳細に説明する。図１は本発明の表示装置の要
部構成を示すブロック図である。同図において、表示装
置は表示アドレス信号発生回路３を有し、この表示アド
レス信号発生回路３から出力されたアドレス信号はセレ
クタ８を介してＤＲＡＭ９に入力すると共にコンパレー
タ５とリフレッシュアドレス信号発生回路４にも入力し
ている。前記コンパレータ５には、図示を省略している
が、所定のアドレスよりも大きいアドレスのアドレス信
号が前記表示アドレス信号発生回路３から入力したとき
に前記コンパレータ５が信号を出力するよう制御するア
ドレス設定信号を入力してある。これは、例えば、ディ
ップスイッチ等を用い“Ｌ”，“Ｈ”を手動で設定でき
る回路であり、前記コンパレータ５はこのアドレス設定
信号と前記表示アドレス信号発生回路３のアドレス信号
とを比較する。前記コンパレータ５の出力はリフレッシ
ュ要求信号発生回路６に入力しており、このリフレッシ
ュ要求信号発生回路６の出力はメモリ制御回路７に入力
し、このメモリ制御回路７は前記ＤＲＡＭ９に制御信号
を与えている。また、前記セレクタ８は図外のＭＰＵか
ら延びるアドレスバス２に接続され、前記セレクタ８の
出力として前記表示アドレス信号発生回路３の出力を選
択するか前記リフレッシュアドレス信号発生回路４の出
力を選択するかを決定できるようにしてあり、前記ＤＲ
ＡＭ９のデータ端子は前記ＭＰＵに接続するデータバス
１に接続している。
【００１０】例えば、画面の表示領域の画素構成を６４
０×４８０にする場合、ＤＲＡＭ９は１０２４×５１２
（カラムアドレス：０〜３ＦＦＨ、ロウアドレス：０〜
１ＦＦＨ）の容量を満たすものを採用する。そして、図
９の斜線を引いて示される部分が画面への表示に関与す
るメモリ（フレームメモリ）となる。前記表示アドレス
信号発生回路３は表示のためのアドレス信号を発生し、
そのうちのロウアドレスの最上位ビットが取り除かれて
前記リフレッシュアドレス信号発生回路４に取り込まれ
る。
０×４８０にする場合、ＤＲＡＭ９は１０２４×５１２
（カラムアドレス：０〜３ＦＦＨ、ロウアドレス：０〜
１ＦＦＨ）の容量を満たすものを採用する。そして、図
９の斜線を引いて示される部分が画面への表示に関与す
るメモリ（フレームメモリ）となる。前記表示アドレス
信号発生回路３は表示のためのアドレス信号を発生し、
そのうちのロウアドレスの最上位ビットが取り除かれて
前記リフレッシュアドレス信号発生回路４に取り込まれ
る。
【００１１】一方、前記コンパレータ５はＥ０Ｈ〜ＦＦ
Ｈの範囲のアドレス信号に対し、必要な信号を出力しこ
の出力信号は前記リフレッシュ要求信号発生回路６に入
力する。このリフレッシュ要求信号発生回路６の出力は
メモリ制御回路７を介して前記ＤＲＡＭ９に与えられ
る。そして、ロウアドレスが００ＨからＤＦＨの範囲と
１００Ｈから１ＤＦＨの範囲では図１０に示すように通
常のリード動作が行われ、それに伴い前記ＤＲＡＭ９で
リフレッシュ動作もなされる。Ｅ０Ｈ〜ＦＦＨの範囲の
アドレス信号に対しては、先ず、図１１に示すように通
常のリード動作が行われ、次いで、前記リフレッシュア
ドレス信号発生回路４に保存されたＥ０Ｈ〜ＦＦＨの最
上位に１が付加され１Ｅ０Ｈ〜１ＦＦＨのうちのいずれ
かの値にされる。
Ｈの範囲のアドレス信号に対し、必要な信号を出力しこ
の出力信号は前記リフレッシュ要求信号発生回路６に入
力する。このリフレッシュ要求信号発生回路６の出力は
メモリ制御回路７を介して前記ＤＲＡＭ９に与えられ
る。そして、ロウアドレスが００ＨからＤＦＨの範囲と
１００Ｈから１ＤＦＨの範囲では図１０に示すように通
常のリード動作が行われ、それに伴い前記ＤＲＡＭ９で
リフレッシュ動作もなされる。Ｅ０Ｈ〜ＦＦＨの範囲の
アドレス信号に対しては、先ず、図１１に示すように通
常のリード動作が行われ、次いで、前記リフレッシュア
ドレス信号発生回路４に保存されたＥ０Ｈ〜ＦＦＨの最
上位に１が付加され１Ｅ０Ｈ〜１ＦＦＨのうちのいずれ
かの値にされる。
【００１２】前記セレクタ８は前記ＭＰＵによって前記
リフレッシュアドレス発生回路４の出力が選択され、ロ
ウアドレス１Ｅ０Ｈ〜１ＦＦＨの範囲のメモリがリフレ
ッシュされる。即ち、ロウアドレス１Ｅ０Ｈ〜１ＦＦＨ
の範囲のメモリはＥ０Ｈ〜ＦＦＨの範囲のメモリに対す
るリード動作が行われた直後に逐一リフレッシュされ
る。なお、前記リフレッシュアドレス発生回路４には一
旦ロウアドレスの最上位ビットを取り除いて記録し、後
に１を付加するようにしているが、始めはロウアドレス
をそのまま記録し、後に最上位ビットに１を設定するだ
けでもよい。
リフレッシュアドレス発生回路４の出力が選択され、ロ
ウアドレス１Ｅ０Ｈ〜１ＦＦＨの範囲のメモリがリフレ
ッシュされる。即ち、ロウアドレス１Ｅ０Ｈ〜１ＦＦＨ
の範囲のメモリはＥ０Ｈ〜ＦＦＨの範囲のメモリに対す
るリード動作が行われた直後に逐一リフレッシュされ
る。なお、前記リフレッシュアドレス発生回路４には一
旦ロウアドレスの最上位ビットを取り除いて記録し、後
に１を付加するようにしているが、始めはロウアドレス
をそのまま記録し、後に最上位ビットに１を設定するだ
けでもよい。
【００１３】図２はコンパレータの選択アドレスをＭＰ
Ｕによって設定できるようにした本発明の表示装置の要
部構成を示すブロック図である。同図において、コンパ
レータ５の選択アドレスの設定を制御するためのコンパ
レータ制御レジスタ１０を設けてあり、このレジスタ１
０にはＭＰＵによって所望の選択アドレスを書き込める
ようにしてある。
Ｕによって設定できるようにした本発明の表示装置の要
部構成を示すブロック図である。同図において、コンパ
レータ５の選択アドレスの設定を制御するためのコンパ
レータ制御レジスタ１０を設けてあり、このレジスタ１
０にはＭＰＵによって所望の選択アドレスを書き込める
ようにしてある。
【００１４】このように構成することにより、コンパレ
ータの選択アドレスをＥ０Ｈ〜ＦＦＨの範囲に固定する
ことなく、広範囲のアドレスに柔軟に対応することがで
きるようになる。その結果、例えば、高解像度のＣＲＴ
表示をするために大量のメモリを使用する場合にも簡単
にそれに対応できるようになる。
ータの選択アドレスをＥ０Ｈ〜ＦＦＨの範囲に固定する
ことなく、広範囲のアドレスに柔軟に対応することがで
きるようになる。その結果、例えば、高解像度のＣＲＴ
表示をするために大量のメモリを使用する場合にも簡単
にそれに対応できるようになる。
【００１５】図３は、本発明に係る表示装置の他の実施
例の要部構成を示すブロック図である。この実施例では
前述の実施例で示したようにロウアドレスがＥ０Ｈ〜Ｆ
ＦＨの範囲になっているときに１００Ｈ番地先のロウア
ドレスに対応するメモリを前記Ｅ０Ｈ〜ＦＦＨのメモリ
のリード動作の後に逐次リフレッシュして行くのではな
く、０００Ｈ〜１ＤＦＨのロウアドレスに対応するメモ
リのリード動作が完了した後に１Ｅ０Ｈ〜１ＦＦＨのロ
ウアドレスに対応するメモリのリフレッシュを行うよう
にしている。
例の要部構成を示すブロック図である。この実施例では
前述の実施例で示したようにロウアドレスがＥ０Ｈ〜Ｆ
ＦＨの範囲になっているときに１００Ｈ番地先のロウア
ドレスに対応するメモリを前記Ｅ０Ｈ〜ＦＦＨのメモリ
のリード動作の後に逐次リフレッシュして行くのではな
く、０００Ｈ〜１ＤＦＨのロウアドレスに対応するメモ
リのリード動作が完了した後に１Ｅ０Ｈ〜１ＦＦＨのロ
ウアドレスに対応するメモリのリフレッシュを行うよう
にしている。
【００１６】図３において、リフレッシュアドレス発生
回路４とリフレッシュ要求信号発生回路６にはタイマ１
１のタイムアップ信号が印加されている。ロウアドレス
０００Ｈ番地のメモリに対するリード動作の開始ととも
に前記タイマ１１が始動し、ロウアドレス１ＤＦＨ番地
のリード動作を終了したときに前記タイマ１１がタイム
アップ信号を前記リフレッシュアドレス発生回路４と前
記リフレッシュ要求信号発生回路６に与える。それに伴
い、前記リフレッシュアドレス発生回路４は１Ｅ０Ｈ〜
１ＦＦＨのロウアドレスを順次発生し、前記リフレッシ
ュ要求信号発生回路６は前記メモリ制御回路７にリフレ
ッシュ要求信号を発する。
回路４とリフレッシュ要求信号発生回路６にはタイマ１
１のタイムアップ信号が印加されている。ロウアドレス
０００Ｈ番地のメモリに対するリード動作の開始ととも
に前記タイマ１１が始動し、ロウアドレス１ＤＦＨ番地
のリード動作を終了したときに前記タイマ１１がタイム
アップ信号を前記リフレッシュアドレス発生回路４と前
記リフレッシュ要求信号発生回路６に与える。それに伴
い、前記リフレッシュアドレス発生回路４は１Ｅ０Ｈ〜
１ＦＦＨのロウアドレスを順次発生し、前記リフレッシ
ュ要求信号発生回路６は前記メモリ制御回路７にリフレ
ッシュ要求信号を発する。
【００１７】そして、前記メモリ制御回路７はメモリの
リフレッシュを行うために適する制御信号を前記ＤＲＡ
９に与える。その結果、１Ｅ０Ｈ〜１ＦＦＨのロウアド
レスに対応するメモリのリフレッシュが行われる。図１
２に前記タイマ１１のタイムアップ信号に伴ってリフレ
ッシュされるメモリの領域を示す。
リフレッシュを行うために適する制御信号を前記ＤＲＡ
９に与える。その結果、１Ｅ０Ｈ〜１ＦＦＨのロウアド
レスに対応するメモリのリフレッシュが行われる。図１
２に前記タイマ１１のタイムアップ信号に伴ってリフレ
ッシュされるメモリの領域を示す。
【００１８】図４はリフレッシュアドレス発生回路の選
択アドレスとタイマの設定値をＭＰＵによって設定でき
るようにした本発明の表示装置の要部構成を示すブロッ
ク図である。同図において、この表示装置にはリフレッ
シュアドレス信号発生回路４の選択アドレスの設定を制
御するためのアドレス信号発生レジスタ１２を設けてあ
り、このレジスタ１２にはＭＰＵによって所望の選択ア
ドレスを書き込めるようにしてある。
択アドレスとタイマの設定値をＭＰＵによって設定でき
るようにした本発明の表示装置の要部構成を示すブロッ
ク図である。同図において、この表示装置にはリフレッ
シュアドレス信号発生回路４の選択アドレスの設定を制
御するためのアドレス信号発生レジスタ１２を設けてあ
り、このレジスタ１２にはＭＰＵによって所望の選択ア
ドレスを書き込めるようにしてある。
【００１９】また、この表示装置にはタイムアップ信号
を出力するタイミングを制御するタイマ制御レジスタ１
３を設けてあり、このレジスタ１３にはＭＰＵによって
所定の制御コードを書き込めるようにしてある。このよ
うに構成することにより、リフレッシュアドレス信号発
生回路４の選択アドレスを１Ｅ０Ｈ〜１ＦＦＨの範囲に
固定することなく、広範囲のアドレスに柔軟に対応する
ことができるようになる。また、タイマも最大時間より
も短い範囲で、そのタイマ機能を柔軟に選択できる。そ
の結果、例えば、高解像度のＣＲＴ表示をするために大
量のメモリを使用する場合にも簡単にそれに対応できる
ようになる。
を出力するタイミングを制御するタイマ制御レジスタ１
３を設けてあり、このレジスタ１３にはＭＰＵによって
所定の制御コードを書き込めるようにしてある。このよ
うに構成することにより、リフレッシュアドレス信号発
生回路４の選択アドレスを１Ｅ０Ｈ〜１ＦＦＨの範囲に
固定することなく、広範囲のアドレスに柔軟に対応する
ことができるようになる。また、タイマも最大時間より
も短い範囲で、そのタイマ機能を柔軟に選択できる。そ
の結果、例えば、高解像度のＣＲＴ表示をするために大
量のメモリを使用する場合にも簡単にそれに対応できる
ようになる。
【００２０】
【発明の効果】以上、詳細に説明したように本発明によ
れば、ＤＲＡＭのリフレッシュを必要最小限に抑えるこ
とができ、また、ＭＰＵとリフレッシュ処理回路とのア
クセスの競合を可能な限り避け得て効率のよい省電力型
の表示装置を得ることができる。
れば、ＤＲＡＭのリフレッシュを必要最小限に抑えるこ
とができ、また、ＭＰＵとリフレッシュ処理回路とのア
クセスの競合を可能な限り避け得て効率のよい省電力型
の表示装置を得ることができる。
【図１】本発明の表示装置の要部構成を示すブロック図
である。
である。
【図２】コンパレータの選択アドレスをＭＰＵによって
設定できるようにした本発明の表示装置の要部構成を示
すブロック図である。
設定できるようにした本発明の表示装置の要部構成を示
すブロック図である。
【図３】本発明に係る表示装置の他の実施例の要部構成
を示すブロック図である。
を示すブロック図である。
【図４】リフレッシュアドレス発生回路の選択アドレス
とタイマの設定値をＭＰＵによって設定できるようにし
た本発明の表示装置の要部構成を示すブロック図であ
る。
とタイマの設定値をＭＰＵによって設定できるようにし
た本発明の表示装置の要部構成を示すブロック図であ
る。
【図５】従来の表示装置の概略構成を示すブロック図で
ある。
ある。
【図６】ＤＲＡＭのロウアドレス、カラムアドレスとデ
ィスプレイのＸ、Ｙ座標との対応を示す模式図である。
ィスプレイのＸ、Ｙ座標との対応を示す模式図である。
【図７】斜線を引いて示される部分が画面への表示のた
めのアクセスに伴ってリフレッシュされるメモリである
ことを示す模式図である。
めのアクセスに伴ってリフレッシュされるメモリである
ことを示す模式図である。
【図８】従来の表示装置の構成を示すブロック図であ
る。
る。
【図９】斜線を引いて示される部分が画面への表示に関
与するメモリであることを示す模式図である。
与するメモリであることを示す模式図である。
【図１０】通常のリード動作が行われる様子を示す模式
的タイムチャートである。
的タイムチャートである。
【図１１】通常のリード動作の後リフレッシュをすべき
メモリがリフレッシュされる様子を示す模式的タイムチ
ャートである。
メモリがリフレッシュされる様子を示す模式的タイムチ
ャートである。
【図１２】タイマのタイムアップ信号に伴ってリフレッ
シュされるメモリの領域を示す模式図である。
シュされるメモリの領域を示す模式図である。
１ データバス ２ アドレスバス ３ 表示アドレス発生回路 ４ リフレッシュアドレス発生回路 ５ コンパレータ ６ リフレッシュ要求信号発生回路 ７ メモリ制御回路 ８ セレクタ ９ ＤＲＡＭ １０ コンパレータ制御レジスタ １１ タイマ １２ アドレス発生レジスタ １３ タイマ制御レジスタ
Claims (3)
- 【請求項１】 ＤＲＡＭを備え、該ＤＲＡＭの所定領域
をフレームメモリに設定し、該フレームメモリを含まな
い他の領域のメモリに対応するロウアドレス信号を発生
するリフレッシュアドレス信号発生回路と、該リフレッ
シュアドレス信号発生回路からのアドレス指定に従っ
て、前記ＤＲＡＭのリフレッシュ動作を制御する制御回
路とを有することを特徴とする表示装置。 - 【請求項２】 前記制御回路にはフレームメモリに対す
るアドレス信号に基づいて前記ＤＲＡＭのリフレッシュ
動作を制御するための信号を発する回路を含むことを特
徴とする請求項１記載の表示装置。 - 【請求項３】 前記制御回路には前記ＤＲＡＭへのリフ
レッシュ動作の開始時刻に信号を出力するタイマを含む
ことを特徴とする請求項１記載の表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5006480A JPH06214537A (ja) | 1993-01-19 | 1993-01-19 | 表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5006480A JPH06214537A (ja) | 1993-01-19 | 1993-01-19 | 表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06214537A true JPH06214537A (ja) | 1994-08-05 |
Family
ID=11639643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5006480A Withdrawn JPH06214537A (ja) | 1993-01-19 | 1993-01-19 | 表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06214537A (ja) |
-
1993
- 1993-01-19 JP JP5006480A patent/JPH06214537A/ja not_active Withdrawn
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| A300 | Withdrawal of application because of no request for examination |
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