JP2568716B2 - Ｃｒｔ表示用回路 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明はCRT画面上に数字・文字等のキャラクタを表
示させるためのCRT表示用回路に関するものである。

従来の技術 従来、CRT画面上にキャラクタを表示させるCRT表示用
回路は、第３図のブロック図に示すように、表示する位
置に対応した第１のメモリアドレスにキャラクタの種類
を指定するキャラクタコードを記憶する第１のメモリ２
と、第１のメモリ２の出力によってアドレスされる、キ
ャラクタの形状を記憶する第２のメモリ３と、第２のメ
モリ３の出力データをCRT表示用データに変換するため
のシフト・レジスタ４およびCRT表示用出力回路５と、
水平同期信号６、垂直同期信号７およびドット・クロッ
ク８より、水平同期信号６と垂直同期信号７とドットク
ロック８とに同期して第１および第２のメモリを制御す
るメモリ制御回路11と、メモリ制御回路11およびシフト
レジスタ４、CRT表示用出力回路５に与えるタイミング
信号を発生するタイミング発生回路９と、第１のメモリ
２に記憶されているキャラクタ・コードのうち、画面上
の表示を消去させるためのコードとしてあらかじめ決め
られたコードを検出すると表示を１文字分消去する表示
消去制御回路10によって構成されている。

発明が解決しようとする課題 しかしこの構成によると表示を消去するためのコード
が文字の種類を記憶する第１のメモリ２にキャラクタ・
コードの一つとして記憶されているために表示用メモリ
・アドレス１番地あたり画面上で１文字分の表示消去を
指定するのみで、例えば、第４図に示すように画面上で
１行の左端と右端に分かれた表示を行なう場合、両者の
間の無表示区間は無表示の文字数分第１のメモリ２に表
示消去コードを記憶させておくことが必要であり、この
結果第１のメモリアドレスを無駄に使用していた。特に
第１のメモリ２としては表示内容を書換える必要からラ
ンダム・アクセス・メモリ（以下RAMと称す）が多用さ
れるが、RAMはその構成上読出専用メモリ（以下ROMと称
す）と比較して１ビットあたりの面積が数倍ときわめて
大きいために、第４図の例のような表示の場合、表示す
る文字数分よりもはるかに大きいメモリ容量が必要とな
りCRT表示用回路を集積化した場合チップ・サイズが増
加するという問題があった。

課題を解決するための手段 本発明のCRT表示用回路は、前述の問題点を解決する
ものであり、表示するキャラクタの種類と改行コードや
連続表示消去コードなどの画面制御データを記憶する第
１のメモリと、キャラクタの形状を記憶する第２のメモ
リと、これらのメモリを制御するためのメモリ制御回路
部と、第２のメモリの出力データをCRT表示データに変
換するためのシフト・レジスタおよび表示用出力回路と
画面上でキャラクタとキャラクタに挟まれた無表示区間
を第１のメモリ１アドレス分のデータで実現する連続表
示消去制御回路部と、各行末に対応する第１のメモリ・
アドレスに記憶された改行コードを検出し、改行コード
と同一アドレスに記憶されたデータから、次行の先頭の
第１のメモリ読み出しアドレスを決定する改行制御回路
部と、さらに水平同期信号、垂直同期信号およびドット
・クロックに同期して第１、第２のメモリを制御するメ
モリ制御回路部および水平同期信号、垂直同期信号およ
びドット・クロックから、前記メモリ制御回路部、シフ
トレジスタ、CRT表示用出力回路に与えるタイミング信
号を発生するタイミング発生回路を備えたものである。

作用 本発明により、従来のように第１のメモリの１アドレ
スあたり１文字分の表示消去コードを記憶するのではな
く、任意の文字数分表示を消去させるための連続表示消
去コードを記憶することにより第１のメモリ１ワード分
のデータで１行の表示のうち複数文字分表示消去が可能
となるので同じ表示を行なうのに必要な第１のデータメ
モリの小容量化が可能となる結果、一般に書換えが必要
なため第１のメモリとして使用されるRAMの小容量化が
可能となり、大規模集積回路上で１ビットあたり面積の
大きなRAMの占める面積を縮小できるので大規模集積回
路のチップ面積縮小が可能となる。

これに加えて、改行制御回路により画面上の表示行に
含まれるキャラクタの数を任意に設定できるため同じ容
量の第１のデータ・メモリを使用してより多くの行表示
が可能となるとともに表示の自由度が大きくなる。

実施例 本発明のCRT表示用回路の一実施例を第１図に示した
機能ブロック図を参照して説明する。この回路は、制御
用マイクロ・コンピュータとのインターフェース回路20
と、第１のメモリ21と、第２のメモリ22と、連続表示消
去コード検出回路23と、連続表示消去制御回路24と、ダ
ウン・カウンタ25と、改行コード検出回路26と、改行制
御回路27と、レジスタ28と、１行表示終了信号発生回路
29と、タイミング発生回路30と、メモリ制御回路31と、
シフト・レジスタ32と、CRT表示用出力回路33より構成
される。第１のメモリ21はドットクロック信号８、水平
同期信号６、垂直同期信号７からタイミング発生回路30
が発生するタイミング信号を受けたメモリ制御回路31の
出力する読み出しアドレスでアクセスされるメモリであ
り、“A",“B"など、キャラクタの種類を示すコードと
次行の行頭の第１のメモリ読み出しアドレスを含む改行
コードおよび複数文字分にわたる連続無表示を指定する
連続表示消去コードを記憶するものでこれはRAMで構成
されている。これらのデータが第２のメモリ22をアクセ
スする。第２のメモリ22はキャラクタの形状を記憶して
いるメモリである。第２のメモリ22の出力は時系列的な
CRT表示データに変換するためシフト・レジスタ32に入
力され、さらにシフト・レジスタ32からのデータをCRT
表示用信号14に変換するCRT表示用出力回路33を経て画
面上に表示される。ただし、連続表示消去コードおよび
改行コードが検出された場合はシフト・レジスタ制御信
号34,35がシフト・レジスタ32からの出力を禁止する。
第１のメモリ21のデータのうち連続表示消去コードは連
続表示消去コード検出回路23に検出され、連続表示消去
制御回路24を動作させる。連続表示消去制御回路24は該
コード検出によりCRT表示用出力回路33に対して表示停
止信号13を発生し、連続表示消去コード中にふくまれる
表示消去文字数データをダウン・カウンタ25にロード
し、さらにメモリ制御回路31に対してアドレス・インク
リメント停止信号36を発生する。ダウン・カウンタ25は
ロードされた初期値よりタイミング発生回路部30が１キ
ャラクタ分のドット・クロック信号８毎に発生するキャ
ラクタ・カウント信号37でカウント・ダウンし、その値
が０になった時、連続表示消去制御回路24がアドレス・
インクリメント停止信号36、表示停止信号13を解除し通
常の表示を再開し、改行コード検出回路26が行末を示す
改行コードを検出するまで表示を継続する。改行コード
が検出されると改行制御回路27は、このアドレスに含ま
れる次行の行頭の第１のメモリ読み出しアドレスをレジ
スタ28に記憶させ、さらに、１行表示終了信号発生回路
29が現在表示中の行を構成する最後の水平走査線上のタ
イミングで外部に対して１行表示終了信号38を出力させ
る。さらに第２図を参照してCRT画面上の表示原理を具
体的に説明する。なお、第２図は第１図のCRT表示例て
あり、第１のメモリ21はアドレス０〜Ｆ番地の16ワード
のRAMであるとする。第１のメモリ21のアドレス０〜３
番地、アドレス５番地、アドレス７〜８番地、アドレス
Ａ〜Ｅ番地にはキャラクタ・コードが記憶されており画
面上ではそれぞれのコードに対応したキャラクタが表示
されている。また、第１のメモリ21のアドレス４番地、
アドレス９番地、アドレスＦ番地には改行コードが記憶
されている。さらに、アドレス６番地には連続表示消去
コードと無表示文字数のデータ“6"が記憶されている。

垂直同期信号７、水平同期信号６、ドット・クロック
信号８からタイミング発生回路30が出力するタイミング
信号を受けたメモリ制御回路31が発生する読出アドレス
によってアクセスされる第１のメモリ21のデータのうち
アドレス０〜３番地のキャラクタ・コードは第２のメモ
リ22をアクセスし、第２のメモリ22の出力はシフト・レ
ジスタ32によって時系列的なデータに変換され、さらに
CRT表示用出力回路33によって画面上の表示データとな
る。第１のメモリ21のアドレス４番地のデータ（改行コ
ード）がアクセスされると、この行の表示を終了すると
ともに改行コードに含まれるデータを次の表示行の表示
開始位置、サイズ及び行頭の第１のメモリ読み出しアド
レスとしてレジスタ28に記憶する。以上の動作により画
面上には表示第１行目４文字が表示される。また、第１
行表示完了後、外部に対して１行表示終了信号38を出力
する。表示第２行目は第１行目の改行コードで決定され
た表示位置より表示を開始し、第１行目の改行コードに
よって指定された第２行の行頭の第１のメモリ読み出し
アドレスであるアドレス５番地から表示を開始し、アド
レス５番地のキャラクタ・コードで指定されるキャラク
タを上記第１行目表示と同様に表示する。次にアドレス
６番地がアクセスされ、連続表示消去コードが検出され
ると無表示文字数である値“6"がダウン・カウンタ25に
初期値としてロードされる。ダウン・カウンタ25はキャ
ラクタ・カウント信号37によりカウント・ダウンして、
連続表示消去制御回路24はダウン・カウンタ25の値が
“0"になるまで表示を消去させておくとともにRAM読み
出しアドレスのインクリメントを停止させておく。ダウ
ン・カウンタ25の値が“0"になるとRAM読み出しアドレ
スをインクリメントし、アドレス７番地にアクセスし、
通常の表示動作に戻る。アドレス９番地がアクセスさ
れ、改行コードが検出されると第１行目と同様の改行動
作が実行され、外部に対して１行表示完了信号38を出力
する。

第３行目の表示が上記と同様の原理により実行されて
いる間に外部のコントローラは１行表示完了信号38のタ
イミングで、インターフェース回路20を通じて第１のメ
モリ21のうち表示を完了したアドレス０番地〜アドレス
９番地のデータを書換え、画面上第４行目の表示に備え
る。

第３行目の表示が完了すると、第３行目表示中に書換
えを行なった第１のメモリ21が順次同一画面フィールド
内で表示に使用されて、第４行目以降の表示が可能とな
る。

発明の効果 以上のように本発明によれば、第１のメモリにキャラ
クタ・コードの他、改行コードと連続表示消去コードを
記憶させることにより画面上に多数のキャラクタ表示を
行なう場合に問題となるRAMの容量増加を必要最小限に
抑制することができる。この結果、集積化した場合、チ
ップ面積を縮小化することができる。

【図面の簡単な説明】

第１図は本発明のCRT表示用回路の構成を示すブロック
図、第２図は本発明による画面上の表示例とその表示原
理を示す図、第３図は従来のCRT表示回路を示すブロッ
ク図、第４図は従来例による画面上の表示と１画面分の
表示データを記憶するデータ・メモリ・アドレスの対応
を示す図である。 １……制御データ、2,21……第１のメモリ、3,22……第
２のメモリ、4,32……シフト・レジスタ、5,33……CRT
表示用出力回路、9,30……タイミング発生回路、10……
表示消去制御回路、11,31……メモリ制御回路、14……C
RT表示信号、23……連続表示消去コード検出回路、24…
…連続表示消去制御回路、25……ダウン・カウンタ、26
……改行コード検出回路、27……改行制御回路、28……
レジスタ、29……１行表示終了信号発生回路。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】ラスタスキャンによって画面上に一行また
   は複数行の文字や数字などのキャラクタを表示するCRT
   表示用回路において、 表示するキャラクタの種類を指定するキャラクタコード
   と、改行コードや連続表示消去コードなどの制御コード
   とを同一アドレス空間に記憶する第１のメモリを有し、 第１のメモリから出力されるキャラクタコードでアクセ
   スされてフォント（文字の形状）データを出力する第２
   のメモリを有し、 第２のメモリから出力されるフォントデータをラスタス
   キャンによってCRT画面上に表示出来るよう、垂直・水
   平同期信号およびドットクロックに同期した時系列シリ
   アルデータに変換するためのシフトレジスタ及びCRT表
   示用出力回路部を有し、 本CRT表示用回路を制御するマイコンが第１のメモリへ
   のデータ書き込みを行うためのインターフェース回路を
   有し、 第１のメモリに記憶された連続表示消去コードを検出
   し、連続表示消去コード中に記述された消去文字数分だ
   け画面上の表示を消去する連続表示消去制御回路部を有
   し、 表示行の行末に対応する第１のメモリ・アドレスに記憶
   された改行コードを検出し、次行の最初のキャラクタに
   対応する第１のメモリ読み出しアドレスを設定する改行
   制御回路部を有し、 垂直・水平同期信号とドットクロックとから上記第１の
   メモリに対する読み出しアドレスを発生し、メモリ制御
   回路部、改行制御回路部、連続表示消去制御回路部に与
   えるタイミング信号を発生するタイミング発生回路部を
   有する ことを特徴とするCRT表示用回路。