KR910008924B1 - 셀프-리프레시 동작을 수행하는 반도체 기억장치 - Google Patents

Abstract

내용 없음.

Description

셀프-리프레시 동작을 수행하는 반도체 기억장치

제1도는 본 발명의 일실시예로서 반도체 메모리장치의 주부를 나타낸 회로도.

제2도는 제1도에 도시된 센스 셀어레이의 배열에 대한 일예를 나타낸 평면도.

제3도는 제1도에 도시된 장치의 전체구성을 나타낸 블록도.

제4a도 내지 제4e도는 제1도에 도시된 장치의 동작을 설명하는 파형도.

제5a도 내지 제5b도는 각각 리얼셀과 슈도셀의 리프레시 시간의 분포특성을 도시한 그래프.

제6도는 리프레시 시간과 온도간의 관계를 설명하는 그래프.

본 발명은 반도체 기억장치, 특히 리프레시가 요구될때 셀프-리프레시를 수행하기 위하여 리프레시 요구 신호를 발생하는 기억장치에 관한 것이다.

정보 보유를 위한 콘덴서를 갖는 메모리 셀을 포함하는 다이나믹 랜덤 엑세스메모리(DRAM)에 있어서, 정보는 시간이 경과할때 콘덴서내의 전하의 누설로 인하여 점차 희미해져서 사라진다. 따라서 정보가 사라지기전에 정보가 리프레시되는 동작, 즉 리프레시동작이 수행되어야 한다.

리프레시 동작은 DRAM 칩 외부에 제공된 중앙처리장치(CPU), 혹은 칩내부에 제공된 타이머 혹은 링오실레이터에 의해 통상 발생하는 리프레시 요구 신호에 기초를 둔다. 어느 경우이든, 리프레시는 간헐적으로 수행된다. 실제로 리프레시가 요구되는지의 여부를 검출할 수 있고, 메모리셀의 콘덴서의 전위가 리프레시가 요구되는 정도까지 변화될때 리프레시를 수행할 수 있는 DRAM이 제공되었다.

여기서 DRAM은 셀프-리프레시 동작을 수행하며, 그 기능은 칩의 외부의 CPU의 관점으로 볼때 스태틱 RAM(SRAM)과 동일하지만 메모리 억세스와 리프레시 간의 우선순위에 있어서의 상충되는 문제가 칩내부에 존재한다. 따라서, 그러한 DRAM은 슈도 SRAM(PSRAM)으로 불린다.

한편, 리프레시가 요구되는 시간격에서의 변동은 전압, 온도 및 제조공정 예를들면, 콘덴서에서의 누설량 등에 의해 야기된다. 리프레시가 예를들어 타이머에 의해 출력된 클록신호를 사용하여 주기적으로 수행되는 방법에서 리프레시 간격은 메모리 내용의 파괴가 어떤 경우에라도 방지되는 것을 보장하도록 짧아져야 한다(통상 4mesc). 따라서, 리프레시 동작이 수행되는 회수가 증가되므로 결과적으로 소비전력이 증가되며 리프레시와 메모리 억세스간의 상승횟수가 증가된다. 즉, 리프레시가 실제로 요구되는 타이밍과 무관하게 주기적으로 수행되는 방법은 바람직하지 않다.

환언하면, 콘덴서의 전위의 검출에 근거하여 리프레시가 실제로 요구되는 타이밍에서 수행되는 방법이 알려져 있다. 이 방법에서, 리프레시 간격은 요구되는 만큼 길어질 수 있으므로 소비전력이 감소되며 리프레시와 메모리 억세스간의 상층횟수가 감소된다.

특히, 상기 방법의 잇점은 그것이 밧데리 백-업 동작에 기여한다는 것이다. 리프레시가 요구되는 타이밍을 검출하는 방법은 메모리셀의 콘덴서와 동일구성을 갖는 검출콘덴서가 기판상에 형성된 배열에 의하여 실현되며, 따라서 전압이 검출될 수 있고 검출콘덴서는 리프레시 동작동안에 충전되며 전압이 소정치 이하로 떨어질때 리프레시 요구신호가 발생된다.

이 경우에 리프레시 요구 신호의 발생의 타이밍은 정확한 판독동작이 메모리셀중에서 누설이 제일 먼저 발생한 메모리에 대해 조차도 수행될 수 있도록 선택되어져야 한다. 그러나, 이것은 기판의 특성, 즉 칩에 따라 변경될 수 있다. 또한, 기판상에 검출 콘덴서의 위치선택이라는 문제가 발생한다. 따라서, 다수의 검출 콘덴서가 퓨즈를 통하여 접속되고 소망 커패시턴스가 레이저 비임에 의한 퓨즈 커팅에 의하여 얻어져서 소망 리프레시 타이밍이 각 칩에서 얻어질 수 있는 종래의 방법이 취해져 왔다.

그러나 레이저 비임에 의한 퓨즈 커팅에 의하여 소망 커패시턴스를 얻는 것은 어렵고 곤란한 일이다. 커패시턴스의 소정의 값을 결정하는 것도 또한 곤란하고, 더우기 동일 커패시턴스가 각 칩에 대해 선택되면 충분한 마진이 보장되어야 한다. 그러한 경우에, 리프레시 간격이 짧아지므로 콘덴서의 전위 검출을 이용하는 방법과 외부 클록을 사용하여 리프레시를 주기적으로 수행하는 방법간에는 별차이가 없다.

본 발명의 목적은 조정작업을 용이하게 할 수 있고 리프레시 간격을 가능한 최대로 길게 할 수 있는 반도체 기억장치를 제공하는 것이다.

본 발명의 다른 목적은 전력소비를 감소시킬 수 있는 반도체 기억장치를 제공하는 것이다.

복수의 워드선과 복수의 비트선의 각 교차점에 구비되고, 리프레시에 의해 리프레시될 정보를 보유하는 콘덴서를 가지며, 다수의 메모리셀을 포함하며, 1개의 칩상에 형성되는 메모리 셀어레이 ; 각각 메모리셀 어레이의 메모리셀과 동일 구조를 가지며 상기 칩상에 분포, 배열된 복수의 슈도 메모리셀 ; 슈도 메모리셀의 각 콘덴서의 전위를 모니터하고 적어도 상기 콘덴서의 어느하나의 전위가 소정의 레벨이하로 떨어질때 검출 신호를 발생하는 복수의 슈도 메모리셀에 동작적으로 접속되는 제1회로 ; 및 검출신호에 응하여 리프레시 요구신호를 발생하여 슈도 메모리셀의 각 콘덴서를 일시적으로 충전하는 제1회로에 동작적으로 접속되는 제2회로로 구성되는 리프레시 요구신호에 응하여 셀프-리프레시를 수행하는 반도체 기억장치를 제공함으로서 상기 목적이 발생된다.

본 발명의 기탕 목적 및 특징은 첨부도면을 참고로 한 바람직한 실시예에 의해 이후 상세히 설명한다.

본 발명의 바람직한 실시예는 이후 제1도를 참고로 하여 설명한다.

부재번호(12)는 1개의 칩상에 형성되며(제1도에 도시되지 않음)복수의 메모리셀(MC)을 포함하는 메모리셀 어레이를 나타낸다. 각 메모리셀은 복수의 위트선(WL_i, WL_j)과 복수의 비트선(BL_i, BL_j, BL)간의 각 교차점 제공되며, 트랜지스터와 콘덴서의 조합으로 구성된다. 메모리셀 어레이(12)의 메모리셀(MC)은 실제적으로 정보를 보유하기 위해 사용된다는 점에서 리얼설(real sell)이라 한다.

부재번호(14)는 각각 메모리셀(MC)과 동일 구성을 갖는 복수의 슈도(peseudo) 메모리셀(PMC₁,PMC₂,PMC₃), 슈도메모리셀 각각에 대해 제공된 다수의 P-채널 MOS트랜지스터(Q₁,Q₂,Q₃,…), 부하를 위한 n-채널 MOS 트랜지스터(Q_a), 5V의 더 높은 전압을 갖는 전원선(V_cc), 및 신호선(L₁,L₂,L₃)을 포함하는 센스셀 어레이를 나타낸다. 센스셀 어레이(14)에서 각 슈도 메모리셀의 트랜지스터의 게이트는 게이트 제어선(L₁) 및 트랜지스터의 접속점에 접속되고 대응하는 콘덴서(C₁,C₂,C₃)는 대응 p-채널 MOS 트랜지스터의 게이트에 접속된다. 트랜지스터(Q₁,Q₂,Q₃)는 선(L₁,L₂)사이에 병렬 접속된다. 선(L₃)은 공핍형 n-채널 MOS 트랜지스터(Q_a)를 경유하여 전원선(V_cc)에 접속된다.

센스셀 어레이(14)에서 적어도 1개의 콘덴서(C₁,C₂,C₃)의 전위(V_cx)가 소정의 레벨이하로 떨어질때 대응 p-채널 MOS 트랜지스터(Q₁,Q₂,Q₃…)는 온되며, 따라서 선(L₂)의 전위 레벨은 선(L₃)의 전위레벨까지 대략 상승된다. 선(L₃)의 전위레벨은 V_cc-V_THN로 나타내어지며, 여기서 V_THN은 트랜지스터(Q_a)의 드레시홀드 전압이며, 따라서 선(L₂)의 전위레벨은 V_cc-V_THN-V_THP로 나타내어지는데, 여기서 V_THP는 각 트랜지스터(Q₁,Q₂,Q₃, ...)의 드레시홀드 전압임을 유의하라.

부재번호(16)는 AND게이트(AG), 3개의 인버터(I₁,I₂,I₃) 및 n-채널 MOS 트랜지스터(Qb)를 포함하는 누설검출기를 나타낸다.

검출기(16)에서 선(L₂)은 AND게이트(AG)의 일입력단에 직접 접속되고 인버터(I₃)를 통하여 다른 입력단에 접속되며 MOS트랜지스터(Qb)를 통하여 접지된다. AND게이트(AG)의 출력단은 선(L₁), 인버터(I₁) 및 주변회로(18)에 접속된다. 인버터(I₁)의 출력단은 인버터(I₂)를 통하여 트랜지스터(Qb)의 게이트에 접속된다. 각 인버터(I₁~I₃)는 신호전달을 지연시키기 위해 기능한다.

따라서, 검출기(16)에서 신호(φ_S)가 로우레벨에서 하이레벨로 변할때, 인버터(I₃)의 출력신호(φ_K)는 하이레벨로 유지되며, 따라서 AND게이트(AG)의 출력신호는(이후 리프레시 요청신호(φ_RFSH)로 칭함)하이레벨이 된다. 신호(φ_RFSH)의 변화는 신호(φ_P)와 같이 소정의 지연을 두고 트랜지스터(Qb)의 게이트에 전송되며, 트랜지스터(Qb)는 신호(φ_P)의 레벨에 따라 온 및 오프된다.

주변회로(18)는 후에 설명되는 것처럼 리프레시 요구신호(φ_RFSH)에 응하여 메모리셀 어레이(12)에서 순차적으로 워드선(WL_i,WL_j,...)을 선택한다.

전술한 슈도메모리셀(PMC₁,PMC₂,PMC₃...)은 메모리셀 어레이(12)에 있는 리얼셀의 리프레시 시간격을 결정하기 위해 사용되며, 따라서 각 리얼셀을 나타내기 위해 선택되어져야 한다. 본 예에서 슈도 메모리 셀을 포함하는 센스셀 어레이(14)는 제2도에 도시된 바와 같이 칩(10)에 형성된 메모리셀 어레이(12)의 좌단 및 우단에 제공된다. 슈도 메모리셀은 일워드선에 대응하는 메모리셀로 구성된다. 슈도 메모리셀은 정보를 보유하기 위해 사용되는 것이 아니기 때문에 워드디코더 혹은 열디코더에 의해 제어되지 않으며 어드레스 스페이스로부터 제외된다. 슈도 메모리셀은 메모리셀 어레이(12)의 중앙에 구비된 일워드선에 대응하는 메모리셀에 의하여 구성될 수 있다. 슈도 메모리셀은 또한 일워드선안에서 1열씩 걸른 열에 대응하는 메모리 셀로 구성하여 셀의 수를 줄일 수 있다.

다음, 제1도에 도시된 장치의 전 구성 및 동작을 제3도를 참고로하여 설명한다. 메모리셀 어레이(12), 센스셀 어레이(14) 및 누설검출기(16)는 제1도 및 제2도를 참고로 설명하였으므로 그에 대한 설명은 생략한다.

부재번호(21)는 제어회로를 나타내며, 이것은 외부 클록 신호에 응하여 4개의 제어신호를 발생한다. 부재번호(22)는 조정기를 나타내며, 이것은 제어회로(21)로부터의 제1제어신호 및 누설검출기(16)로부터의 리프레시 요구신호(φ_RFSH)에 응하여 2신호중 하나를 출력한다. 부재번호(23)는 행어드레스 버퍼를 나타내며, 이것은 워드선의 선택을 위해 외부 행 어드레스 신호의 버퍼링을 수행하며 제어회로(21)로부터의 제2제어 신호에 응하여 어드레스 선택기(26)에 신호를 전송한다. 유사하게 부재번호(24)는 열어드레스 버퍼를 나타내며, 이것은 비트선의 선택을 위해 외부열 어드레스신호의 버퍼링을 수행하며 제어회로(21)로부터의 제3제어신호에 응하여 열디코더(31)에 신호를 전송한다. 부재번호(25)는 타이밍 발생기를 나타내며, 이것은 제어회로(21)로부터의 제2제어신호 및 조정기(22)로부터의 출력에 응하여 2개의 타이밍 신호를 발생한다.

부재번호(26)는 어드레스 선택기를 나타내며 이것은 조정기(22)로부터의 출력에 응하여 버퍼(23)로부터의 행 어드레스신호 및 리프레시 어드레스 카운터(27)로부터의 리프레시 어드레스 신호중의 하나를 선택하여, 선택된 어드레스 신호를 행디코더(28)에 전송한다. 카운터(27)는 리프레시 요구신호(φ_RFSH) 및 타이밍발생기(25)로부터의 제1타이밍에 응하여 리프레시 어드레스를 계수한다. 행 디코더(28)는 어드레스 선택기(26)로 부터의 선택된 어드레스 신호에 응하여 순차적으로 워드선을 선택한다.

부재번호(29)는 판독/기입 제어회로를 나타내며, 이는 외부 로우액티브 기입 인에이블 신호

및 타이밍 발생기로부터 제2타이밍 신호에 응하여 판독동작 혹은 기입동작을 제어한다. 기입 인에이블신호

가 하이레벨일때, 데이타-인 버퍼(33)는 액티브가 된다. 역으로 신호

가 로우레벨일때, 출력제어회로(32)는 액티브가 된다. 부재번호(30)는 센스 증폭기를 나타내며, 이는 판독동작중에 타이밍 발생기(25)로부터의 제2타이밍 신호에 응하여 데이타 신호를 증폭한다. 열 디코더(31)는 열 어드레스버퍼(24)로 부터의 열어드레스신호에 응하여 순차적으로 비트선을 선택한다.

신호

가 로우레벨이고, 외부로우 액티브 출력인에이블신호

가 하이레벨일때, 출력제어회로(32)는 타이밍 발생기(25)로부터 제2타이밍 신호에 응하여 메모리셀로부터 판독한 데이타를 칩의 외부로 출력한다. 한편, 신호

가 하이레벨일때, 데이타-인 버퍼(33)는 타이밍 발생기(25)로부터의 제2타이밍 신호에 응하여 칩의 외부로부터 입력된 데이타(D_IN)를 메모리셀로 전송한다.

제3도에 도시된 회로구성에서 부재번호(22,25,26,27,28)로 나타낸 소자는 제1도에 도시된 주변회로(18)에 대응한다.

다음, 제1도에 도시된 회로의 동작은 제4a도 내지 제4e도에 도시된 파형도를 참고로 하여 설명한다.

먼저, 전하누설이 슈도 메모리셀(PMC₁,PMC₂,...)의 어느 하나의 콘덴서, 예를 들어 셀(PMC₁)의 콘덴서(C₁)에서 발생한다고 가정하자. 이 상태에서 콘덴서(C₁)의 전위(V_CX)가 전술한 소정의 레벨(V_CX＜V_CC-V_THN-V_THP)이하로 떨어질때, 대응 트랜지스터(Q₁)는 온되므로 선(L₂)의 신호(φ_S)는 로우레벨에서 하이레벨로 상승한다. 이때, 신호(φ_K)는 여전히 하이레벨이므로 따라서 리프레시 요구신호(φ_RFSH)는 잠깐동안 하이레벨이 된다.

리프레시 요구신호(φ_RFSH)가 하이레벨일때, 슈도 메모리셀(PMC₁,PMC₂,PMC₃,...)의 각 트랜지스터는 온되므로 각 콘덴서(C₁,C₂,C₃,...)는 V_cc레벨로 충전된다. 따라서, 각 콘덴서 전압 V_CX레벨로 상승되며, 따라서 누설 콘덴서를 포함한 모든 콘덴서는 리프레시된다.

신호(φ_S)가 하이레벨이 된 후에 신호(φ_K)는 로우레벨이 되며, 따라서 리프레시 요구신호(φ_RFSH)는 로우레벨이 된다. 신호(φ_RFSH)는 두 인버터(I₁,I₂)를 통하여 제4a도에 도시된 바와 같이 신호(φ5)_E형성된다.

한편, 슈도 메모리셀의 각 콘덴서는 리프레시 요구신호(φ_RFSH)에 응하여 V_cc레벨로 충전될때 각 트랜지스터(Q₁,Q₂,Q₃,...)는 ″오프″ 된다. 이 상태에서 선(L₂)은 부유상태가 되며, 신호(φ_S)는 이전의 하이레벨을 유지한다. 그러나, 트랜지스터(Qb)가 신호(φ_P)의 상승에 응하여 온될때, 신호(φ_S)는 로우레벨이 되며 따라서 신호(φ_K)는 하이레벨이 된다.

슈도 메모리셀의 콘덴서 전압(V_CX)이 소정레벨이하로 떨어질때, 대응 트랜지스터(Q₁,Q₂,Q₃,...)는 온되어서 결과적으로 신호(φ_S)의 상승을 유도하며 따라서 전술한 동작이 반복된다.

셀프-리프레시 장치와 관련하여 주의할 가장 중요한 점은 다음과 같다. 본 장치는 온도, 전압, 제조처리등에 따른 셀의 리프레시 시간의 큰 변동을 정확하게 검출하는 센서를 포함한다는 점과 슈도 메모리셀의 리프레시 간격은 모든 조건하에서 리얼 메모리셀의 리프레시 시간격한계치보다 짧다는 점이다. 공지된 바와 같이, 셀의 리프레시 시간은 셀마다 다르고, 크게 변할 수 있으므로, 따라서 본 실시예에서 슈도 메모리셀의 리프레시 간격은 상기 조건을 만족하도록 선택된다.

제5a도 및 제5b도는 리얼셀 및 슈도셀의 리프레시 시간의 분포특성의 그래프이다.

제5a도를 참고로 하면, 칩의 온도가 70℃일때 가장 짧은 리프레시 간격은 30㎳이며 가장 긴것은 160㎳이다. 가장 빈번한 리프레시 간격은 120㎳이다. 분포곡선(CV₁)은 온도가 상승할때 아래로 이동하고 온도가 떨어질때 위로 이동한다.

본 실시예에서 센스셀 어레이(14)의 슈도 메모리셀은 제5a도에 도시된 분포를 나타내기 위하여 선택되며 슈도 메모리셀의 가장 짧은 리프레시 간격은 메모리셀 어레이(12)의 가장 짧은 리프레시 간격보다 소정의 마진(δ)만큼 더 짧은 간격을 갖도록 선택된다.

여기서 슈도메모리셀의 용량은 리얼메모리셀의 용량보다 작게 만들어지며 슈도 메모리셀의 접합 영역은 리얼메모리셀의 접합 영역과 대략 같도록 만들어지며, 그러한 슈도 메모리셀은 셀어레이(12)에 적당하게 분포되어 배열된다. 슈도셀의 리프레시 시간의 분포는 제5b도와 같다. 제5b도는 참고로 하면, 분포곡선(CV₂)은 제5a도에 도시된 곡선(CV₁)과 유사하며, 전체적으로 아래로 이동한다. 로우(low)피크치는 셀의 수, 즉 용량이 작음을 나타낸다. 제5b도에 도시된 바와 같이, 가장 짧은 리프레시 간격은 제5a도에 도시된 가장 짧은 간격보다 마진(δ)만큼 더 짧다.

제6도는 리프레시 시간(φ_REF)과 온도간의 관계를 도시한다. 리프레시 시간은 제6도에 도시된 바와 같이 온도에 관한 지수함수 형태로 변한다. 따라서, 리얼의 리프레시 시간이 곡선(CV₁)으로 나타내어지면, 곡선(CV₁)의 간격보다 더 짧은 간격을 갖는 곡선(CV₂)은 리프레시 요구신호(φ_RFSH)를 발생하기 위하여 사용된다.

결과적으로 메모리의 정보의 파괴가 방지되는 동시에 바라는대로 리프레시 간격을 길게하는 것이 가능하다. 센스셀 어레이(14)가 사용되는 곳에, 곡선(CV₂)에 대응하는 리프레시는 제5b도에 도시된 분포곡선(CV₂)이 온도에 따라 아래로 혹은 위로 이동하므로 가능하게 된다.

서술된 바람직한 실시예에서 기억장치는 칩상에 분포, 배열된 각 리얼셀과 동일 구성을 갖는 복수의 슈도 메모리셀을 포함한다. 리프레시 요구신호는 리얼 메모리셀의 각 리프레시 간격의 분포를 나타내고 각 리프레시 간격보다 짧은 간격을 갖도록 슈도메모리셀을 선택함으로서 발생된다.

결과적으로 자동적으로 리프레시 동작을 현재의 전압, 온도, 처리등에 적용하는 반면에 긴 간격을 갖는 셀프-리프레시를 수행하는 기억장치를 실현하는 것이 가능하다. 또한, 레이저 비임으로 퓨즈를 커팅하여 소망 커패시턴스를 얻는데 요구되는 곤란한 작업은 불필요하게 된다.

본 실시예에서 상기 목적은 리얼셀의 용량보다 작은 슈도셀의 용량을 만들거나, 콘덴서 전압을 검출하기 위하여 트랜지스터의 드레시홀드레벨의 적당한 선택에 의해서만 성취된다.

전술한 바람직한 실시예에서 리프레시 요구신호(φ_RFSH)가 셀 어레이(12)의 리프레시를 수행하기 위하여 칩내부에서 처리되지만, 본 발명은 이 배열에 제한되지 않는다. 예를들면 리프레시 요구신호는 일단은 칩외부로 출력될 수 있으며, 그 다음에 외부 CPU를 통하여 리프레시 어드레스신호와 더불어 칩내부로 입력된다.

상술한 바람직한 실시예는 예증적인 것으로 제한적인 것이 아니며, 발명의 사상은 첨부된 특허청구의 범위에 나타나 있으며, 청구범위의 의의내에 속하는 모든 변경이 채택될 수 있다.

Claims (8)

1. 칩(10)상에 형성되고, 복수의 워드선(WL_i,WL_j,...)과 복수의 비트선(BL_i,BL_j,...)의 각 교차점에 구비되고 셀로-리프레시 동작에 의해 리프레시될 정보를 보유하는 콘덴서를 가지며 복수의 메모리셀(MC)을 포함하는 메모리셀 어레이(12) ; 각각 상기 메모리셀 어레이(12)의 각 상기 메모리셀(MC)과 동일 구조를 가지며 상기 칩상에 분포, 배열된 복수의 슈도 메모리셀(PMC₁,PMC₂,...) ; 상기 슈도 메모리셀(PMC₁,PMC₂,...)의 각 콘덴서의 전위를 모니터하고, 적어도 상기 콘덴서의 어느 하나의 전위가 소정 레벨이하로 떨어질때 검출신호(φ_S)를 발생하는 상기 복수의 슈도 메모리셀(PMC₁,PMC₂,...)에 동작적으로 접속된 제1회로(Q_a,Q₁,Q₂,..,L₂,L₃,Vcc) ; 및 상기 검출신호(φ_S)에 응하여 상기 리프레시 요구신호(φ_RFSH)를 발생하고 상기 슈도 메모리셀(PMC₁,PMC₂,...)의 상기 각 콘덴서를 충전하는 상기 제1회로(Q_a,Q₁,Q₂,..,L₂,L₃,V_CC)에 동작적으로 접속된 제2회로(16)로 구성된 것을 특징으로 하는 리프레시 요청신호에 응하여 셀프-리프레시 동작을 수행하는 반도체 기억장치.
2. 제1항에 있어서, 상기 복수의 슈도 메모리셀(PMC₁,PMC₂,...)은 상기 메모리셀 어레이(12)의 상기 복수의 메모리셀(MC)의 각 리프레시 간격의 분포와 실제로 동일한 분포특성을 갖기 위해 배열되고 및 상기 각 리프레시 간격보다 더 짧은 리프레시 간격을 갖도록 선택되는 것을 특징으로 하는 장치.
3. 제2항에 있어서, 상기 슈도 메모리셀(PMC₁,PMC₂,...)의 가장 짧은 리프레시 간격이 상기 메모리셀 어레이(12)의 상기 메모리셀(MC)의 가장 짧은 리프레시 간격보다 소정의 마진(δ)만큼 더 짧은 간격을 갖도록 선택되는 것을 특징으로 하는 장치.
4. 제3항에 있어서, 상기 복수의 슈도 메모리셀(PMC₁,PMC₂,...)의 각 커패시턴스가 상기 메모리셀 어레이(12)의 상기 복수의 메모리셀(MC)의 각 커패시턴스보다 더 작은 것을 특징으로 하는 장치.
5. 제1항에 있어서, 상기 복수의 슈도 메모리셀(PMC₁,PMC₂,...)은 상기 워드선(WL_i,WL_j.,,,)의 방향으로 적어도 하나의 열(row)상에 배열되는 것을 특징으로 하는 장치.
6. 제1항에 있어서, 상기 복수의 슈도 메모리셀(PMC₁,PMC₂,...)은 상기 워드선(WL_i,WL_j,...)의 방향으로 상기 각 메모리셀 어레이(12)의 곁에 하나의 열(row)로 배열된 것을 특징으로 하는 장치.
7. 제1항에 있어서, 상기 복수의 슈도 메모리셀(PMC₁,PMC₂,...)은 트랜지스터, 및 전원선(V_CC)과 다른 전원선 사이에 직렬로 접속되고, 상기 트랜지스터가 상기 리프레시 요구신호(φ_RFSH)에 응하여 온될때 소정레벨로 충전되는 콘덴서(C₁,C₂,...)를 포함하며, 상기 제1회로는 상기 슈도 메모리셀의 수에 대응하는 복수의 트랜지스터(Q₁,Q₂,...)를 포함하며, 상기 제1회로는 상기 슈도 메모리셀의 수에 대응하는 복수의 트랜지스터(Q₁,Q₂,...)를 포함하며, 상기 복수의 각 트랜지스터는 전원에서 또다른 소정의 레벨의 전압을 공급받고, 상기 슈도 메모리셀의 대응 콘덴서의 전위(V_CX)에 응하며, 상기 전위가 상기 또다른 소정의 레벨이하로 떨어질때 상기 드레인으로부터 상기 검출신호(φ_S)를 출력하는 것을 특징으로 하는 장치.
8. 제1항에 있어서, 상기 제2회로(16)는 상기 검출신호(φ_S)에 응하는 인버터(L₃), 상기 검출신호 및 상기 인버터의 출력신호(φ_K)에 응하여 상기 리프레시 요구신호(φ_RFSH)를 발생하는 AND게이트(AG), 소정시간만큼 상기 리프레시 요구신호의 변화를 지연시키기 위한 지연수단(I₁,I₂), 및 상기 지연수단의 출력신호(φ5)_P응하여, 상기 지연수단의 상기 출력신호가 소정의 레벨로 변할때 상기 검출신호의 레벨을 인버트하도록 온되는 트랜지스터(Qb)로 구성되는 것을 특징으로 하는 장치.

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