KR100866685B1 - 비휘발성 메모리 소자 - Google Patents
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Abstract
본 발명의 비휘발성 메모리 소자는 터널 절연막(14)이 개재되어 반도체 기판 위에 제공되고, 순차적으로 적층된, 플로팅 게이트 전극(15)와 게이트-게이트 절연막(16)과 제어 게이트 전극(22)을 구비하는 적층 게이트를 포함한다. 게이트-게이트 절연막(16)은 순차적으로 적층된, 제1 실리콘 산화막(17), 하프늄이 부가된 제1 알루미늄 산화막(18), 제2 알루미늄 산화막(19), 하프늄이 부가된 제3 알루미늄 산화막(20) 및 제2 실리콘 산화막(21)을 포함한다.
비휘발성 메모리 소자, 터널 절연막, 적층 게이트
Description
도 1은 본 발명의 제1 실시예에 따른 NAND 플래시 메모리를 도시하는 회로도.
도 2는 NAND 플래시 메모리를 도시하는 평면도.
도 3은 본 발명의 제1 실시예에 따른 메모리 셀 트랜지스터(CT)를 도시하는 단면도.
도 4는 게이트-게이트 절연막(16)의 에너지 레벨을 도시하는 도면.
도 5는 본 발명의 제2 실시예에 따른 메모리 셀 트랜지스터(CT)를 도시하는 단면도.
도 6은 본 발명의 제3 실시예에 따른 메모리 셀 트랜지스터(CT)를 도시하는 단면도.
도 7은 본 발명의 제4 실시예에 따른 메모리 셀 트랜지스터(CT)를 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11: 기판
12: 소스 영역
13: 드레인 영역
14: 터널 절연막
15: 플로팅 게이트 전극
16: 게이트-게이트 절연막
17: 제1 실리콘 산화막
18: 제1 알루미늄 산화막
19: 제2 알루미늄 산화막
20: 제3 알루미늄 산화막
21: 제2 실리콘 산화막
22: 제어 게이트 전극
[특허문헌 1] 일본특허출원공개공보 제2005-217409호
본 발명은, 예컨대 플로팅 게이트 전극과 제어 게이트 전극 사이에 배치된 게이트-게이트 절연막을 가지는 비휘발성 메모리 소자와 같은 비휘발성 메모리 소자에 관한 것이다.
반도체 메모리로서, 데이터가 전기적으로 기록되고 소거될 수 있는 것에 관하여 EEPROM(electrically erasable programmable read only memory)이 알려져 있다. 또한, EEPROM의 일 예로서, 고집적 밀도를 가지도록 형성될 수 있는 NAND 플 래시 메모리가 알려져 있다.
NAND 플래시 메모리의 메모리 셀 트랜지스터는 전하 저장에 이용되는 적층 게이트 구조를 가지며, 반도체 기판 위에 적층되어 형성된 플로팅 게이트 전극, 게이트-게이트 절연막 및 제어 게이트 전극을 가지며, 그 사이에 터널 절연막이 배치되어 있다.
예컨대, 플로팅 게이트 전극과 제어 게이트 전극 사이에 배치된 게이트-게이트 절연막은 산화막 및 질화막으로 형성된다. 전술한 게이트-게이트 절연막으로 인하여, 유효 산화물 두께(effective oxide thickness, EOT)가 커진다. EOT는 산화막 및 고유전상수막을 사용함으로써 감소될 수 있다.
그러나, 예컨대 알루미늄 산화막(AlOx막)이 고유전상수막으로 이용되는 경우에는 약전계의 인가시에 Poole-Frenkel 효과에 기인하여 누설 전류가 흐르는 문제점이 발생한다. 누설 전류가 발생하는 경우에는 메모리 셀 트랜지스터의 플로팅 게이트 전극에 저장된 전하는 게이트-게이트 절연막을 통해서 방전된다. 전하가 플로팅 게이트 전극으로부터 방전되는 경우에는 관계식 "ΔVt = ∫Qdt/Ccg-fg"에 의해서 표현되는 메모리 셀 트랜지스터의 임계 전압이 시간에 따라 변한다. 따라서, 메모리 셀 트랜지스터에 기록된 데이터가 유지될 수 없다는 문제점이 발생하며, 전술한 바와 같이, 이는 임계 전압의 변화에 기인한다. 여기서, V는 메모리 셀 트랜지스터의 임계 전압을 나타내고, Q는 플로팅 게이터 전극 내의 전하를 나타 내며, Ccg-fg는 제어 게이트 전극과 플로팅 게이트 전극 사이의 캐패시턴스를 나타내고, t는 시간을 나타낸다.
관련 기술로서, 계면 특성이 향상되고 EOT가 감소되는 반도체 장치의 다층 유전체 구조가 개시되어 있다(일본특허출원공개공보 제2005-217409호 참조).
본 발명의 제1 측면에 따르면, 터널 절연막이 개재되어 반도체 기판 위에 제공되고, 플로팅 게이트 전극과 게이트-게이트 절연막과 제어 게이트 전극이 순차적으로 적층되어 구비되는 적층 게이트를 포함하는 비휘발성 메모리 소자가 제공된다. 게이트-게이트 절연막은, 순차적으로 적층된 제1 실리콘 산화막과, 하프늄이 부가된 제1 알루미늄 산화막과, 제2 알루미늄 산화막과, 하프늄이 부가된 제3 알루미늄 산화막과, 제2 실리콘 산화막을 포함한다.
본 발명의 제2 측면에 따르면, 터널 절연막이 개재되어 반도체 기판 위에 제공되고, 플로팅 게이트 전극과 게이트-게이트 절연막과 제어 게이트 전극이 순차적으로 적층되어 구비되는 적층 게이트를 포함하는 비휘발성 메모리 소자가 제공된다. 게이트-게이트 절연막은, 순차적으로 적층된 제1 실리콘 질화막과, 하프늄이 부가된 제1 알루미늄 산화막과, 제2 알루미늄 산화막과, 하프늄이 부가된 제3 알루미늄 산화막과, 제2 실리콘 질화물을 포함한다.
이제 첨부된 도면을 참조하여 본 발명의 실시예가 기술될 것이다.
아래의 설명에서, 동일한 기능 및 동일한 구성을 가지는 요소는 동일한 참조 부호에 의해서 표시되며, 그 반복되는 설명은 필요한 경우에만 기술될 것이다.
(제1 실시예)
도 1은 본 발명의 제1 실시예에 따른 NAND 플래시 메모리를 도시하는 회로도이다. 각각의 유닛은 직렬로 접속되는 다수의 메모리 셀 트랜지스터(전형적으로, 8개의 메모리 셀 트랜지스터, CT)를 구비하는 메모리 셀 스트링과 한 쌍의 선택 게이트 트랜지스터(ST1, ST2)를 포함한다. 선택 게이트 트랜지스터(ST1)는 메모리 셀 스트링의 한 단부(드레인측 단부)에 직렬 접속된다. 선택 게이트 트랜지스터(ST2)는 메모리 셀 스트링의 다른 단부(소스측 단부)에 직렬 접속된다.
메모리 셀 트랜지스터(CT)의 제어 게이트 단자는 행(row) 방향으로 연장하는 대응 워드 라인(WL)에 각각 접속된다. 선택 게이트 트랜지스터(ST1)의 게이트 단자는 행 방향으로 연장하는 선택 게이트 라인(SGD)에 접속된다. 선택 게이트 트랜지스터(ST1)의 드레인 단자는 열(column) 방향으로 연장하는 비트 라인(BL)에 각각 접속된다. 선택 게이트 트랜지스터(ST2)의 게이트 단자는 행 방형으로 연장하는 선택 게이트 라인(SGS)에 접속된다. 선택 게이트 트랜지스터(ST2)의 소스 단자는 행 방향으로 연장하는 소스 라인(SL)에 공통적으로 접속된다.
선택 게이트 라인(SGD, SGS)은 선택 게이트 트랜지스터(ST1, ST2)의 온/오프 상태를 제어하도록 제공된다. 선택 게이트 트랜지스터(ST1, ST2)는 게이트로서 기능하여, 데이터 기록 시간, 데이터 판독 시간 등에서 프리셋(preset) 전위를 유닛 내의 메모리셀 트랜지스터(CT)에 제공한다. 다수의 유닛들이 매트릭스 형태로 배열되어 메모리 셀 어레이(CA)를 구성한다.
도 2는 NAND 플래시 메모리의 평면도이다. 메모리 셀 트랜지스터(CT)는 제 어 게이트 전극(CG)과 비트 라인(BL) 사이의 교차 영역에 제공된다. 제어 게이트 전극(CG)은 도 1에 도시된 워드 라인(WL)에 대응한다.
선택 게이트 트랜지스터(ST1)는 선택 게이트 라인(SGD)과 비트 라인(BL) 사이의 교차 영역에 제공된다. 선택 게이트 트랜지스터(ST2)는 선택 게이트 라인(SGS)과 비트 라인(BL) 사이의 교차 영역에 제공된다. 선택 게이트 트랜지스터(ST1)의 드레인 영역은 비트 라인 콘택트(BC)를 통해서 각각의 비트 라인(BL)에 접속된다. 선택 게이트 트랜지스터(ST2)의 소스 영역은 소스 라인 콘택트(SC)를 통해서 소스 라인(SL)에 접속된다.
도 3은 비휘발성 메모리 소자로서 기능하는 메모리 셀 트랜지스터(CT)를 설명하기 위한 도 2의 Ⅲ-Ⅲ 라인을 따른 단면도이다. 도 3에서, 비트 라인(BL)과, 메모리 셀 트랜지스터(CT)와 비트 라인 사이에 형성되는 레벨간 절연층이 생략되었다.
P 타입 도전성의 기판(11)은, 예컨대 P 타입 반도체 기판, P 타입 웰을 구비하는 반도체 기판 또는 P 타입 반도체층을 구비하는 SOI(Silicon on Insulator) 기판으로 구성된다. 예컨대, 실리콘(Si)이 반도체 기판을 형성하는 데에 이용된다.
소스 영역(12) 및 드레인 영역(13)이 기판(11) 내에 형성된다. 소스 영역(12) 및 드레인 영역(13)은 n+ 타입 불순물(인(P), 비소(As) 등)을 고불순물 농도로 반도체 기판(11)에 도핑하여 형성되는 n+ 타입 확산 영역으로 형성된다. 소스 영역(12)/드레인 영역(13)을 공통적으로 이용함으로써 인접하는 메모리 셀 트랜지스터(CT)가 직렬 접속된다.
터널 절연막(14)은 소스 영역(12)과 드레인 영역(13) 사이의 채널 영역 상에 형성된다. 터널 절연막(14)으로서는, 예컨대 실리콘 산화막이 이용된다. 플로팅 게이트 전극(FG, 15)이 터널 절연막(14) 상에 형성된다. 플로팅 게이트 전극으로서는, 예컨대 폴리실리콘막이 이용된다. 플로팅 게이트 전극(15)은 비트 라인(BL)과 워드 라인(WL) 사이의 교차 영역에 선택적으로 형성되고, 메모리 셀 트랜지스터(CT) 내에 제공된다. 또한, 플로팅 게이트 전극(15)은 서로 전기적으로 격리된다.
게이트-게이트 절연막(16)은 플로팅 게이트 전극(15) 상에 형성된다. 제어 게이트 전극(CG, 22)은 게이트-게이트 절연막(16) 상에 형성된다. 제어 게이트 전극(22)으로서는, 예컨대 폴리실리콘막이 이용된다.
게이트-게이트 절연막(16)은, 순차적으로 적층된 실리콘 산화막(SiO2막, 17), 하프늄 알루미네이트막(HfAlxOy막, 18), 알루미늄 산화막(AlOx막, 19), 하프늄 알루미네이트막(HfAlxOy막, 20) 및 실리콘 산화막(SiO2막, 21)을 구비하는 적층막이다. 즉, 게이트-게이트 절연막(16)은 실리콘 산화막(17, 21) 사이에 배치된 고유전상수막(HfAlxOy막(18)과 알루미늄 산화막(19)과 HfAlxOy막(20)의 적층막)을 구비하는 구조를 가진다. HfAlxOy막(18, 20)은 하프늄이 부가된 알루미늄 산화막이다.
전술한 구조를 가지는 메모리 셀 트랜지스터(CT)에서, 메모리 셀 트랜지스터(CT)의 임계 전압은 전하를 플로팅 게이트 전극(15)에 주입하거나, 플로팅 게이 트 전극(15)에 저장된 전하를 추출함으로써 변경된다. 보다 구체적으로, 메모리 셀 트랜지스터(CT)의 채널 영역과 제어 게이트 전극(22) 사이의 전위차를 변경함으로써 양방향성의 강전계가 채널 영역과 제어 게이트 전극(22) 사이에 인가된다. 전하가 플로팅 게이트 전극(15)에 주입되거나, 플로팅 게이트 전극(15) 내에 저장된 전하가 양방향성의 강전계의 인가에 의해서 추출된다. 따라서, 메모리 셀 트랜지스터(CT)의 임계 전압을 변경함으로써 메모리 셀 트랜지스터(CT)의 데이터가 재기록될 수 있다.
CG와 FG 사이의 캐패시터(C2)와 FG와 기판(11) 사이의 캐패시터(C1)의 결합비는 "C2/(C1+C2)"에 의해서 표현된다. 소형화된 반도체 메모리 장치에서, 플로팅 게이트 전극(15)과 제어 게이트 전극(22)의 면하는 영역은 작아진다. 그러나, 메모리 장치가 메모리로서 올바르게 기능하도록 하기 위하여, CG와 FG 사이의 캐패시터(C2)가 프리셋 값 이상의 캐패시턴스를 가지도록 하는 것이 필요하다.
결합비를 향상시키기 위하여, CG와 FC 사이의 절연막으로서 실리콘 산화막의 유전 상수보다 큰 유전 상수를 가지는 고유전상수막(높은-k 막)을 이용하는 것이 고려된다. 통상적으로, 전계에 대한 고유전상수막을 흐르는 누설 전류의 의존도는 전자 및 유전 상수에 관하여 선택된 고유전상수 재료의 에너지 장벽의 높이(장벽 높이)에 의해서 결정된다.
유전 상수가 크게 설정되고 유효 산화물 두께(EOT)가 일정하게 유지되는 경우에 물리적인 막 두께가 커지기 때문에, 누설 전류가 감소된다. 이러한 경우에, 장벽 높이는 더 작아지고, 전자가 페르미(Fermi) 레벨보다 높은 레벨로부터 터널 링(tunneling through)할 확률, 또는 전자가 장벽을 뛰어넘어 절연막으로 방전될 확률은 높아진다. 그 결과, 누설 전류가 증가한다.
본 실시예에서의 게이트-게이트 절연막(16)은 결합비를 향상시키도록 고유전상수막을 가지면서 누설 전류를 효과적으로 억제하는 것이 가능하게 하는 막 구조를 가진다. 도 4는 게이트-게이트 절연막(16)의 에너지 레벨을 도시하는 도면이다.
실리콘 산화막(17)은 전자 장벽으로 기능하여 전자가 플로팅 게이트 전극(15)으로부터 고유전상수막(HfAlxOy막(18), 알루미늄 산화막(19) 및 HfAlxOy막(20)의 적층막)으로 흐르는 것을 방지한다. 또한, 실리콘 산화막(17)은 전자 장벽으로 기능하여 전자가 고유전상수막으로부터 플로팅 게이트 전극(15)으로 흐르는 것을 방지한다.
마찬가지로, 실리콘 산화막(21)은 전자 장벽으로 기능하여 전자가 제어 게이트 전극(22)으로부터 고유전상수막(HfAlxOy막(18), 알루미늄 산화막(19) 및 HfAlxOy막(20)의 적층막)으로 흐르는 것을 방지한다. 또한, 실리콘 산화막(21)은 전자 장벽으로 기능하여 전자가 고유전상수막으로부터 제어 게이트 전극(22)으로 흐르는 것을 방지한다.
실리콘 산화막(17, 21)은 고유전상수막, 폴리실리콘으로 형성되는 플로팅 게이트 전극(15) 및 제어 게이트 전극(22)과 비교할 때에 전자에 대한 보다 높은 에너지 장벽을 각각 가진다. 따라서, 실리콘 산화막(17, 21)은 플로팅 게이트 전극 과 제어 게이트 전극(22)의 계면 상에 각각 배열된다. 따라서, 플로팅 게이트 전극(15)으로부터 제어 게이트 전극(22)으로의 누설 전류와 제어 게이트 전극(22)으로부터 플로팅 게이트 전극(15)으로의 누설 전류를 감소시키는 것이 가능해진다.
HfAlxOy막(18, 20)은 많은 트랩 레벨을 가진다. 플로팅 게이트 전극(15)으로 주입된 전자는 약전계를 인가함으로써 플로팅 게이트 전극(15)으로부터 방전된다. HfAlxOy막(18, 20)은 약전계의 인가에 의해서 방전된 전자를 트랩 레벨(trap level)에 트랩한다. 전자가 HfAlxOy막(18, 20)에 의해서 트랩되는 경우에, 전자에 대한 HfAlxOy막(18, 20)의 에너지 장벽은 더 높아진다. 그 결과, 약전계의 인가시에 발생하는 전류 누설이 억제될 수 있다.
HfAlxOy막(18, 20)에 의해서 트랩된 전자는 시간이 경과함에 따라, 또는 열적 여기(thermal excitation)에 의해서 트랩 레벨로부터 방전된다. 전자가 HfAlxOy막(18, 20)으로부터 방전되는 경우에, 메모리 셀 트랜지스터(CT)의 임계 전압이 변경될 것이다. 이것은, 이러한 상태를 제어 게이트 전극(22) 측에서 볼 때에, HfAlxOy막(18, 20)에 의해서 트랩된 전자가 플로팅 게이트 전극(15)에 저장된 전자와 등가이기 때문이다. 따라서, 트랩된 전자가 HfAlxOy막(18, 20)으로부터 방전되는 때에, 플로팅 게이트 전극(15) 내에서 전자가 감소되는 현상과 동등한 현상이 발생한다.
전술한 영향을 억제하기 위해서, HfAlxOy막(18, 20)의 두께를 1㎚이하로 설정함으로써 트랩 레벨의 절대량이 감소된다. 그 결과, HfAlxOy막(18, 20)에 의해서 트랩되거나 방전되는 전자의 수가 감소되기 때문에, 메모리 셀 트랜지스터(CT)의 임계 전압의 변화가 억제될 수 있다.
또한, 고유전상수막의 두께를 증가시킴으로써 내전압을 향상시키고 보다 작은 트랩 레벨을 가지는 막을 제공하기 위하여 하프늄(Hf)이 부가되지 않은 알루미늄 산화막(19)이 HfAlxOy막(18, 20) 사이에 삽입된다. 따라서, 게이트-게이트 절연막(16)의 내전압이 향상될 수 있다.
이상 상술한 바와 같이, 제1 실시예에 따르면, 고유전상수막을 가지는 게이트-게이트 절연막(16)이 이용되기 때문에, CG와 GF 사이의 캐패시턴스가 증가될 수 있다. 그 결과, 메모리 셀 트랜지스터(CT)의 결합비가 향상될 수 있다. 또한, 결합비가 향상되기 때문에, 메모리 셀 트랜지스터(CT)의 소자 특성이 향상될 수 있다. 특히, 메모리 셀 트랜지스터(CT)의 데이터 보유 특성이 향상될 수 있다.
또한, 게이트-게이트 절연막(16)의 전자 장벽 구조를 형성함으로써 누설 전류가 효과적으로 억제될 수 있다.
부가적으로, HfAlxOy막(18, 20)의 두께를 제어함으로써 HfAlxOy막(18, 20)에 의해서 트랩/방전되는 전자의 수가 감소될 수 있다. 그 결과, 메모리 셀 트랜지스터(CT)의 임계 전압의 변화가 억제될 수 있다.
또한, 하프늄(Hf)이 부가되지 않은 알루미늄 산화막(19)이 HfAlxOy막(18, 20) 사이에 삽입된다. 따라서, 게이트-게이트 절연막(16)의 내전압이 향상될 수 있다.
(제2 실시예)
제1 실시예에서, 실리콘 산화막만이 고유전상수막에 대한 에너지 장벽으로 이용되었기 때문에 EOT가 커진다. 따라서, 제2 실시예에서는 실리콘 산화막과 실리콘 질화막이 결합하여 에너지 장벽으로서 이용된다.
도 5는 본 발명의 제2 실시예에 따른 메모리 셀 트랜지스터(CT)를 도시하는 단면도이다. 게이트-게이트 절연막(16)은 순차적으로 적층된 실리콘 질화막(SiN막, 23), 실리콘 산화막(SiO2막, 17), 하프늄 알루미네이트막(HfAlxOy막, 18), 알루미늄 산화막(AlOx막, 19), 하프늄 알루미네이트막(HfAlxOy막, 20), 실리콘 산화막(SiO2막, 21) 및 실리콘 질화막(SiN막, 24)을 구비하는 적층막이다.
실리콘 질화막(23)과 실리콘 산화막(17)은 전자 장벽으로 기능하여 전자가 플로팅 게이트 전극(15)으로부터 고유전상수막(HfAlxOy막(18), 알루미늄 산화막(19) 및 HfAlxOy막(20)의 적층막)으로 흐르는 것을 방지한다. 또한, 실리콘 질화막(23)과 실리콘 산화막(17)은 전자 장벽으로 기능하여 전자가 고유전상수막으로부터 플로팅 게이트 전극(15)으로 흐르는 것을 방지한다.
유사하게, 실리콘 질화막(24)과 실리콘 산화막(21)은 전자 장벽으로 기능하 여 전자가 제어 게이트 전극(22)으로부터 고유전상수막(HfAlxOy막(18), 알루미늄 산화막(19) 및 HfAlxOy막(20)의 적층막)으로 흐르는 것을 방지한다. 또한, 실리콘 질화막(24)과 실리콘 산화막(21)은 전자 장벽으로 기능하여 전자가 고유전상수막으로부터 제어 게이트 전극(22)으로 흐르는 것을 방지한다.
실리콘 산화막의 유전 상수는 대략 3.9이고, 실리콘 질화막의 유전 상수는 대략 7.5이어서, 실리콘 질화막의 유전 상수는 실리콘 산화막의 유전 상수의 대략 2배이다. 따라서, 게이트-게이트 절연막(16)의 EOT는 결합비를 감소시키지 않고서도 감소될 수 있다.
산화막이 폴리실로콘으로 형성되는 플로팅 게이트 전극(15)과 제어 게이트 전극(22)의 계면상에 각각 형성되는 경우에는 전술한 제조 단계 또는 메모리 셀 트랜지스터(CT)의 전표면 상의 보호막으로서 산화막을 형성하는 단계에서 플로팅 게이트 전극(15)과 제어 게이트 전극(22)의 에지 부분이 산화되고 라운딩(rounding)될 것이다. 따라서, 플로팅 게이트 전극(15)과 제어 게이트 전극(22)이 면하는 영역이 감소되기 때문에, CG와 FG 사이의 캐패시턴스가 감소된다.
본 실시예에서, 실리콘 질화막(23, 24)이 플로팅 게이트 전극(15)과 제어 게이트 전극(22)의 계면 상에 각각 형성되기 때문에, 플로팅 게이트 전극(15)과 제어 게이트 전극(22)의 에지 부분이 산화되고 라운딩되는 것이 억제될 수 있다. 그 결과, CG와 FG 사이의 캐패시턴스가 감소되는 것이 억제될 수 있다.
HfAlxOy막(18, 20)의 두께는 1㎚이하로 설정된다. 따라서, 트랩 레벨의 절 대량을 감소시킴으로써 메모리 셀 트랜지스터(CT)의 임계 전압의 변화가 억제된다.
제2 실시예에서는 제1 실시예와 비교할 때에 EOT가 더 작아질 수 있다. 또한, 게이트-게이트 절연막(16)의 유전 상수가 증가될 수 있기 때문에, 결합비가 향상될 수 있다. 다른 효과는 제1 실시예와 같다.
(제3 실시예)
제2 실시예에서, 실리콘 산화막과 실리콘 질화막이 고유전상수막에 대한 에너지 장벽으로 이용되었기 때문에, EOT의 추가적인 감소에는 제한이 존재한다. EOT를 감소시키기 위하여, 실리콘 산화막과 실리콘 질화막의 물리적인 두께를 감소시키는 것이 필요하며, 따라서, 충분히 높은 내전압이 얻어질 수 없는 가능성이 존재한다. 따라서, 제3 실시예에서는 실리콘 산화막을 이용하지 않고서 실리콘 질화막만이 에너지 장벽으로 이용된다.
도 6은 본 발명의 제3 실시예에 따른 메모리 셀 트랜지스터(CT)를 도시하는 단면도이다. 게이트-게이트 절연막(16)은 실리콘 질화막(SiN, 23), 하프늄 알루미네이트막(HfAlxOy막, 18), 알루미늄 산화막(AlOx막, 19), 하프늄 알루미네이트막(HfAlxOy막, 20) 및 실리콘 질화막(SiN, 24)을 순차적으로 적층함으로써 얻어지는 적층막이다. 즉, 고유전상수막(HfAlxOy막(18), 알루미늄 산화막(19) 및 HfAlxOy막(20)의 적층막)이 실리콘 질화막(23) 상에 직접 형성된다.
실리콘 질화막(23)은 전자 장벽으로 기능하여 전자가 플로팅 게이트 전극(15)으로부터 고유전상수막(HfAlxOy막(18), 알루미늄 산화막(19) 및 HfAlxOy막(20) 의 적층막)으로 흐르는 것을 방지한다. 또한, 실리콘 질화막(23)은 전자 장벽으로 기능하여 전자가 고유전상수막으로부터 플로팅 게이트 전극(15)으로 흐르는 것을 방지한다.
유사하게, 실리콘 질화막(24)은 전자 장벽으로 기능하여 전자가 제어 게이트 전극(22)으로부터 고유전상수막(HfAlxOy막(18), 알루미늄 산화막(19) 및 HfAlxOy막(20)의 적층막)으로 흐르는 것을 방지한다. 또한, 실리콘 질화막(24)은 전자 장벽으로 기능하여 전자가 고유전상수막으로부터 제어 게이트 전극(22)으로 흐르는 것을 방지한다.
실리콘 질화막(23, 24)은 각각 고유전상수막, 폴리실리콘으로 형성되는 플로팅 게이트 전극(15) 및 제어 게이트 전극(22)과 비교할 때에 전자에 대한 보다 높은 에너지 장벽을 가진다. 따라서, 실리콘 질화막(23, 24)은 플로팅 게이트 전극(15)과 제어 게이트 전극(22)의 계면 상에 각각 형성된다. 그 결과, 플로팅 게이트 전극(15)으로부터 제어 게이트 전극(22)으로의 누설 전류와, 제어 게이트 전극(22)으로부터 플로팅 게이트 전극(15)으로의 누설 전류를 감소시키는 것이 가능해진다.
물리적 두께를 증가시키고 내전압을 향상시키기 위하여 알루미늄 산화막(19)의 두께는 3㎚이상으로 설정된다.
게이트-게이트 절연막(16)이 플로팅 게이트 전극(15) 상에 형성되는 경우에, 게이트-게이트 절연막(16) 또한 플로팅 게이트 전극(15)의 측면 상에 형성된다. 따라서, 인접하는 2개의 메모리 셀 트랜지스터(CT)의 플로팅 게이트 전극(15) 사이의 거리는 최소 처리 크기를 감소시킴으로써 야기되는 메모리 셀 트랜지스터(CT)의 소형화에 기인하여 더 작아진다. 게이트-게이트 절연막(16) 내에 포함된 알루미늄 산화막(19)의 물리적인 막 두께가 과도하게 커지는 경우에는 인접하는 플로팅 게이트(15) 사이의 공간이 게이트-게이트 절연막(16)으로 실질적으로 충진된다. 그 결과, 제어 게이트 전극(22)을 형성하는 데에 이용되는 폴리실리콘이 플로팅 게이트 전극(15) 사이에 충진되는 공간이 존재하지 않는다. 이러한 이유로, 알루미늄 산화막(19)의 두께는 15㎚이하로 설정된다.
HfAlxOy막(18, 20)의 두께는 1㎚이하로 설정된다. 따라서, 트랩 레벨의 절대량을 감소시킴으로써 메모리 셀 트랜지스터(CT)의 임계 전압의 변화가 억제된다.
이상 상술한 바와 같이, 제3 실시예에 따르면, 충분히 높은 내전압과 작은 EOT를 가지는 게이트-게이트 절연막(16)이 단지 고유전상수를 가지는 실리콘 질화막을 고유전상수막에 대한 전자 장벽으로 이용하는 것만으로도 형성될 수 있다.
또한, 실리콘 산화막의 유전 상수보다 큰 유전 상수를 가지는 실리콘 질화막이 이용되기 때문에 메모리 셀 트랜지스터(CT)의 결합비가 향상될 수 있다. 다른 효과는 제1 실시예의 효과와 동일하다.
(제4 실시예)
제3 실시예에서, 실리콘 질화막이 고유전상수막에 대한 에너지 장벽으로 이용된다. 폴리실리콘이 제어 게이트 전극(22)을 형성하는 데에 이용되는 경우에, 폴리실리콘에 대한 일함수차(work function difference)는 작아진다. 따라서, 제4 실시예에서는 누설 전류를 더 감소시키기 위하여 실리콘 질화막에 대하여 보다 큰 일함수차를 가지는 재료가 제어 게이트 전극(22)의 도전성 재료로서 이용된다.
도 7은 본 발명의 제4 실시예에 따른 메모리 셀 트랜지스터(CT)를 도시하는 단면도이다. 플로팅 게이트 전극(15)이 터널 절연막(14) 상에 형성된다. 플로팅 게이트 전극(15)으로서, 예컨대 폴리실리콘막이 이용된다. 게이트-게이트 절연막(16)이 플로팅 게이트 전극(15) 상에 형성된다. 게이트-게이트 절연막(16)의 구조는, 예컨대 제3 실시예에서의 구조와 동일하다. 제어 게이트 전극(25)이 게이트-게이트 절연막(16) 상에 형성된다.
제어 게이트 전극(25)으로서, 고유전상수막에 대한 에너지 장벽으로 이용되는 실리콘 질화막(24)에 대하여 큰 일함수차를 가지는 재료가 선택된다. 일함수차가 커짐에 따라 누설 전류가 더 큰 정도로 감소될 수 있다. 제어 게이트 전극(25)으로 이용되는 도전성 재료로서, 루테늄(Ru), 루테늄 산화물(RuOx), 탄탈(Ta) 등이 이용될 수 있다.
전술한 구조를 가지는 메모리 셀 트랜지스터(CT)에서, 제어 게이트 전극(25)과 실리콘 질화막(24) 사이의 일함수차는 크다. 따라서, 실리콘 질화막(24)의 에너지 장벽은 제어 게이트 전극(25)의 에너지 장벽보다 높아진다. 그 결과, 누설 전류가 감소될 수 있다.
또한, 루테늄(Ru), 루테늄 산화물(RuOx), 탄탈(Ta) 등이 제어 게이트 전 극(25)으로 이용되기 때문에, 제어 게이트 전극(25)이 공핍화되는(depleted) 것이 방지될 수 있다. 따라서, 제어 게이트 전극(25)의 전류 밀도가 향상될 수 있다.
제4 실시예에서, 제3 실시예에서 이용되는 게이트-게이트 절연막(16)이 게이트-게이트 절연막(16)의 일 예로서 설명된다. 그러나, 제4 실시예가 제1 및 제2 실시예에 적용될 수 있다.
본 기술 분야의 당업자는 부가적인 장점과 변형을 용이하게 획득할 수 있을 것이다. 따라서, 넓은 측면에서의 본 발명은 본 명세서에 도시되고 기술된 구체적인 세부사항과 대표적인 실시예에 한정되지 않는다. 따라서, 첨부된 특허청구범위 및 그 균등물에 의해서 규정되는 전반적인 발명의 사상 또는 범위를 벗어나지 않고서 다양한 변형이 이루어질 수 있을 것이다.
본 발명에 의하면, 메모리 셀 트랜지스터의 결합비가 향상되어 소자 특성이 향상되고, 누설 전류 및 임계 전압의 변화가 억제되고, 게이트-게이트 절연막의 내전압이 향상된다.
Claims (18)
- 터널 절연막이 개재되어 반도체 기판 위에 제공되고, 순차적으로 적층된 플로팅 게이트 전극과 게이트-게이트 절연막과 제어 게이트 전극을 구비하는 적층 게이트를 포함하고,상기 게이트-게이트 절연막은 순차적으로 적층된 제1 실리콘 산화막, 하프늄이 부가된 제1 알루미늄 산화막, 제2 알루미늄 산화막, 하프늄이 부가된 제3 알루미늄 산화막 및 제2 실리콘 산화막을 포함하는비휘발성 메모리 소자.
- 제1항에 있어서,상기 제1 알루미늄 산화막과 상기 제3 알루미늄 산화막의 두께는 1㎚이하로 설정되는 비휘발성 메모리 소자.
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- 제1항에 있어서,상기 플로팅 게이트 전극과 상기 제어 게이트 전극은 폴리실리콘으로 형성되는 비휘발성 메모리 소자.
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- 제1항에 있어서,상기 게이트-게이트 절연막은 각각 상기 플로팅 게이트 전극과 상기 제어 게이트 전극의 계면 상에 제공되는 제1 실리콘 질화막과 제2 실리콘 질화막을 포함하는 비휘발성 메모리 소자.
- 제7항에 있어서,상기 제1 실리콘 질화막과 상기 제2 실리콘 질화막은 전자 장벽으로 기능하 는 비휘발성 메모리 소자.
- 터널 절연막이 개재되어 반도체 기판 위에 제공되고, 순차적으로 적층된 플로팅 게이트 전극과 게이트-게이트 절연막과 제어 게이트 전극을 구비하는 적층 게이트를 포함하고,상기 게이트-게이트 절연막은 순차적으로 적층된 제1 실리콘 질화막, 하프늄이 부가된 제1 알루미늄 산화막, 제2 알루미늄 산화막, 하프늄이 부가된 제3 알루미늄 산화막 및 제2 실리콘 질화막을 포함하는비휘발성 메모리 소자.
- 제9항에 있어서,상기 제1 알루미늄 산화막과 상기 제3 알루미늄 산화막의 두께는 1㎚이하로 설정되는 비휘발성 메모리 소자.
- 제9항에 있어서,상기 제2 알루미늄 산화막의 두께는 3㎚이상 15㎚이하로 설정되는 비휘발성 메모리 소자.
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- 제9항에 있어서,상기 플로팅 게이트 전극과 상기 제어 게이트 전극은 폴리실리콘으로 형성되는 비휘발성 메모리 소자.
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