TWI409958B - 一種半導體元件結構 - Google Patents

Description

一種半導體元件結構

本發明係關於一種半導體元件結構。

隨著半導體元件的快速發展，高性能、高集積度、低成本及形狀輕巧已成為設計電子產品之目標。因此，具有不同功能之各種裝置係製造於同一晶片上而符合上述目標，以致於圖案密度在該相同的晶片中有所不同。

在蝕刻製程中，已知蝕刻輪廓係受圖案密度影響。一些諸如非揮發性記憶體之半導體元件具有開放區及密集區。因此，密集區中邊緣圖案之輪廓與該密集區中其他圖案者會有所不同。

例如，非揮發性記憶體之形成方法，包含依序在基板上形成氧化物-氮化物-氧化物(ONO)複合層、多晶矽層及圖案化光阻層。接著，使用該圖案化光阻層作為遮罩，對該多晶矽層進行蝕刻製程，如此形成具有開放區及密集區之圖案化多晶矽層。於形成圖案化多晶矽層之步驟期間，聚合物嚴重累積在開放區上，以致於密集區邊緣處之圖案具有一面對開放區之傾斜側壁，及其底部寬度係大於密集區中其他圖案者。再者，底部寬度係與底部面積成比例，以及該底部面積在操作速度方面扮演重要的角色。因此，不同的底部寬度導致不同的操作速度，同時可能於抹除或程式化操作期間發生錯誤。

於是，本發明係提供一種半導體元件結構，其具有在該密集區不同處之一統一的底部寬度，以致於可提升該裝置的操作穩定度。

本發明亦提供一種半導體之製造方法，其可避免由於不同底部寬度所導致不同的操作速度造成的不完全抹除或程式化現象。

本發明係提供一種半導體元件結構，包含一基板及一圖案化層。該圖案化層經圖案化而具有設置在基板上之開放區及密集區。該圖案化層包含在密集區中之一第一圖案鄰接於該開放區及一第二圖案。該第一圖案具有一第一底部寬度。該第二圖案具有一第二底部寬度。該第一圖案之底部包含一面對開放區之凹處，如此該第一底部寬度係接近於第二底部寬部。

根據本發明之實施例，第一底部寬度及第二底部寬度係實質相等。

根據本發明之實施例，第一圖案更具有介於其頂部和底部之間的中間部分之中間寬度，其中該中間寬度係該第一圖案之最大寬度。

根據本發明之實施例，該半導體元件結構更包含設置在基板與該圖案化層之間的一介電層。

根據本發明之實施例，該介電層可以是一ONO複合層。

根據本發明之實施例，該圖案化層係一堆疊結構，包含依序設置在基板上之浮動閘極、閘極間介電層、控制閘極，更包含在基板與浮動閘極之間的穿隧介電層。

本發明亦提供一種半導體元件結構，包含一基板及設置在基板上之圖案化層。圖案化層具有一第一圖案、一第二圖案及一第三圖案，及該第二圖案係在該第一圖案與第三圖案之間，該第一圖案與第二圖案之間的距離小於第一圖案與第三圖案之間的距離。第一圖案及第三圖案分別具有彼此面對的第一底部寬部、中間寬度及一底部的凹處，以致於第一底部寬度小於中間寬度及第一底部寬度接近第二圖案之第二底部寬度。

根據本發明之實施例，該第一底部寬度及第二底部寬度實質相等。

根據本發明之實施例，該中間寬度係第一圖案及第三圖案之最大寬度。

根據本發明之實施例，該裝置更包含設置在該基板與該圖案化層之間的一介電層。

根據本發明之實施例，該介電層可以是一ONO複合層。

根據本發明之實施例，該圖案化層係一堆疊結構，包含依序設置在基板上之浮動閘極、閘極間介電層、控制閘極，更包含在基板與浮動閘極之間的穿隧介電層。

本發明更提供一種半導體元件結構，包含一基板及設置在基板上一圖案化層。該圖案化層具有一開放區及一密集區。該圖案化層包含設置在密集區中之一第一圖案，鄰接於該開放區。該第一圖案具有一面對該密集區之近乎平坦表面及一面對該開放區之不平坦表面。

根據本發明之實施例，該第一圖案之底部包含一面對開放區之凹處，如此第一圖案之底部寬部係小於第一圖案之中間寬度。

根據本發明之實施例，該圖案化層更包含複數個在密集區中第一圖案旁之第二圖案，及每一該等第二圖案具有近乎平坦表面。

根據本發明之實施例，該第一圖案之底部包含一面對開放區之凹處，如此第一圖案之底部寬部係接近每一第二圖案之底部寬度。

根據本發明之實施例，該裝置更包含設置在基板與圖案化層之間的介電層。

根據本發明之實施例，該介電層可以是一ONO複合層。

根據本發明之實施例，該圖案化層係一堆疊結構，包含依序設置在基板上之浮動閘極、閘極間介電層、控制閘極，更包含在基板與浮動閘極之間的穿隧介電層。

於本發明中，該半導體元件具有一形成在密集區中邊緣圖案底部之凹處，如此邊緣圖案之底部寬度係接近或甚至實質上等於密集區中其他圖案者。因此，該裝置之性能諸如橫跨該裝置之操作速度可實質相等，及可解決抹除或程式化不完全之問題。

為了使本發明前述及其他目的、特徵及優點易於了解，伴隨附圖詳細說明較佳實施例如下。

第1A圖係概略地例示根據本發明之實施例的一半導體元件結構的橫剖面圖。第1B圖係根據本發明之實施例的一半導體元件結構的掃瞄式電子顯微鏡(SEM)圖片。

參考第1A圖，一半導體元件結構，包含一基板100及一圖案化層102。該基板100可以是半導體基板，諸如一矽基板。該圖案化層102係設置在該基板100上。在一實施例，該圖案化層102可以是介電層。在另一實施例，該圖案化層可以是一包含金屬、多晶矽、多晶金屬矽化物或自我對準金屬矽化物之導電層，及該半導體元件結構更包含一設置在該基板100與該圖案化層102之間的介電層101。例如，該介電層101可以是一複合層或多層諸如包含一底氧化物層、氮化物層及一頂氧化物層之ONO層，以及該圖案化層102可以是一多晶矽層。在另一實施例，圖案化層102可以是一堆疊結構，諸如包含依序設置在基板100上之浮動閘極、閘極間介電層及控制閘極之記憶閘極結構，以及該介電層101可以是一穿隧介電層，諸如氧化物層。

該圖案化層102被圖案化而具有一開放區103及一密集區105。該圖案化層102包含在密集區105中之一個圖案104及複數個圖案106。該圖案104係設置在鄰近開放區103處。該等圖案106係設置該圖案104旁。圖案104具有一底部寬度L1及一頂部寬度L2。該圖案104更具有一介於其頂部與底部之間的中間部之中間寬度L4，及該中間寬度L4係圖案104之最大寬度。另外，每一該等圖案106具有一底部寬度L3。應注意的是，L1係小於L4(L1＜L4)，L2小於L4，及L1接近或甚至實質上等於L3(L1~L3)。詳言之，圖案104之底部包含面對開放區103之凹處107，及該凹處107之寬度表示如圖案104之寬度L1。

換言之，圖案104具有一面對密集區105之近乎平坦的表面以及一面對開放區103之不平坦表面，以及每一該等圖案106具有近乎平坦的表面。圖案104之底部包含面對開放區103之凹處107，以致於圖案104之底部寬度L1係小於其之中間寬度L4，以及圖案104之底部寬度L1係接近或甚至實質上等於每一圖案106之底部寬度L3。面對開放區103的圖案104之不平坦表面係稍微自凹處107之頂(點A)傾斜至圖案104之頂部(點B)。

在本發明，圖案104之底部係藉由凹處107修改，以致於圖案104之底部寬度L1接近或甚至實質上等於每一圖案106之底部寬度L3；及因此圖案104突出於基板100上之底面積係相似於每一圖案106突出於基板100上者。因此，不會看到傳統半導體元件之由於突出面積不同(不同的底部寬部)引起操作速度上的錯誤。換言之，由於本發明之整個半導體元件不同點之統一的底部寬度，該裝置之操作穩定性可顯著提升。

在一實施例，本發明可應用於具有107奈米的統一底部寬度之密集區的製程。參考第1B圖，密集區中邊緣圖案之底部(在圖片之左邊)具有面對開放區之凹處。因此，零偏壓存在於密集區中邊緣圖案之凹處的底部寬度與其他圖案之底部寬度之間。此圖片證明橫跨該裝置之密集區之統一底部寬度是可行的。

提供包含開放區及密集區之上述實施例係為了說明目的，且不欲解釋成限制本發明。開放區之數目及密集區之數目不被本發明所限制。以下實施例係以開放區旁之兩個密集區為例說明。

第1C圖係概略地例示根據本發明之另一實施例的一半導體元件結構的橫剖面圖。此第1C圖之實施例係相似於第1A圖之實施例，以致於不再重複細節，及差異係描述如下。

圖案化層102被圖案化而具有一開放區103及在該開放區103旁的兩個密集區105a及105b。該圖案化層102包含在密集區105a中之一個圖案104a及複數個圖案106a。圖案104a設置在鄰近於開放區103處。圖案106a係設置在圖案104a旁。圖案104a及圖案106a係以距離S1分開。密集區105b包含一個圖案104b及複數個圖案106b。圖案104b設置在鄰近於開放區103處。圖案106b係設置在圖案104b旁。圖案104b及圖案106b係以距離S2分開。

另外，圖案104a及104b係以距離S3分開，及S3大於S1或S2。在一實施例，S1實質上等於S2，如此S3＞S1~S2。在另一實施例，S1與S2不同，如此S3＞S1，S3＞S2，但是S1≠S2。

圖案104a具有一底部寬部L1、中間寬度L4及一頂部寬部L2，以及每一圖案106a具有一底部寬度L3，其中L1＜L4，L2＜L4及L1~L3。詳言之，圖案104a之底部包含一面對開放區103(或面對圖案104b)之凹處107a，及圖案104a之底部寬度L1表示之凹處107a之寬度，及因此L1~L3。面對開放區103之圖案104a的側壁稍微自凹處107a頂部傾斜至圖案104a的頂部。

圖案104b具有底部寬度L5、中間寬度L8及頂部寬度L6，及每一圖案106b具有底部寬度L7，其中L5＜L8，L6＜L8，以及L5~L7。詳言之，圖案104b之底部包含一面對開放區103(或面對圖案104a)之凹處107b，及圖案104b之底部寬度L5表示之凹處107b之寬度，以及因此L5~L7。面對該開放區103的圖案104b之側壁自凹處107b頂部傾斜至圖案104b的頂部。

在一實施例，於密集區105a中之底部寬度實質上等於密集區105b中之底部寬度；即，L1~L3~L5~L7。換言之，突出於基板100上之每一圖案104a及104b的底面積係相似於突出於基板100上之每一圖案106a及106b者。因此，由於橫跨該裝置之統一底部寬度，該裝置之操作穩定性顯著提升。可以確認的是，密集區105a中之底部寬度可基於設計需求而與密集區105b中之底部寬度不同(L1~L3≠L5~L7)。

以下列實施例係提供數個記憶體結構。熟悉本技術領域人士可以察知下列實施例係供說明用及不可以解釋為限制本發明。本發明可被應用於邏輯裝置或嵌入式製程，諸如嵌入式快閃記憶體(e-flash)，只要不悖離本發明之精神及範圍。

(第一實施例)

第2A至2C圖係概略地例示根據本發明之第一實施例的一半導體元件之製造方法的橫剖面圖。

參考第2A圖，提供一基板200。接著，一介電層201形成在基板200上。該介電層201係例如一ONO複合層，其包含依序形成在基板200上之底氧化物層221、氮化物層222、及頂氧化物層223。底氧化物層221可經由熱氧化或化學氣相沈積(CVD)形成。會被定義成電荷捕獲層之氮化物層222可經由低壓CVD(LPCVD)或電漿增強CVD(PECVD)形成。頂氧化物層223可經由氮化物層222之表面氧化或經由CVD形成。

之後，標靶層202係形成在介電層201上。標靶層202可以是例如經由CVD形成之多晶矽層。遮罩層204接著形成在標靶層202上。遮罩層204包含例如氮化矽(SiN)、氧化矽(SiO)或氮氧化矽(SiON)。遮罩層204之形成方法，包含例如CVD。之後，圖案化光阻層206係形成在遮罩層204上。圖案化光阻層206具有開放區207及密集區209。

參考第2B圖，使用圖案化光阻層206作為遮罩，對遮罩層204進行蝕刻製程，如此形成圖案化遮罩層204a。圖案化遮罩層204a具有一開放區211及密集區213。之後，移除該圖案化光阻層206。

參考第2C圖，使用圖案化遮罩層204a作為遮罩，對標靶層202進行蝕刻製程，如此形成一圖案化層202a。圖案化層202a之形成步驟包含一主蝕刻步驟、一凹處蝕刻步驟及一過蝕刻步驟。該主蝕刻步驟之參數，包含約5~200mT壓力、頂板功率約100~2000W、底板功率約0~500W、流率約0~50sccm之CF₄ 、流率約0~1000sccm之HBr、流率約0~50sccm之O₂ 及蝕刻終點時間。該凹處蝕刻步驟之參數，包含約5~200mT壓力、頂板功率約100~2000W、底板功率約0~500W、流率約0~50sccm之CF₄ 、流率約0~1000sccm之HBr、流率約0~50sccm之O2及蝕刻終點時間。該過蝕刻步驟之參數，包含約5~200mT壓力、頂板功率約100~2000W、底板功率約0~500W、流率約0~1000sccm之HBr、流率約0~50sccm之O₂ 、流率約0~500sccm之He、流率約0~100sccm之He-O₂ 及約操作30-240秒之時間。

圖案化層202a具有一開放區215及一密集區217。密集區217包含一圖案216及複數個圖案218。該圖案216係鄰接至開放區215而形成。圖案218形成在圖案216旁。圖案216及圖案218係以距離D1分開，及圖案218也是以相同距離D1分開。圖案216具有底部寬度W1、中間寬度W3及頂部寬度W2。此外，每一圖案218具有一底部寬度~W1。應注意的是，W1＜W3，W2＜W3，及一統一底部寬度~W1橫跨圖案216及圖案218。詳言之，該凹處蝕刻步驟包含形成一面對開放區215之凹處219在圖案216之底部，及凹處219之寬度係圖案216之底部寬度W1。

在此實施例，於標靶層202之圖案化製程期間，累積在開放區215上之聚合物遠低於傳統方法，因為圖案化遮罩層204a之蝕刻遮罩取代傳統的圖案化光阻層。此外，較高氣體壓力20mT、頂板功率約500W、底板功率約70W，及較少的聚合物氣體諸如CF4流率20sccm及O2流率5sccm於該凹處蝕刻步驟中施加，如此密集區217邊緣之圖案216的底部輪廓與密集區217中其他圖案218者不同。

(第二實施例)

第3A至3C圖係概略地例示根據本發明之第二實施例的一半導體元件之製造方法的橫剖面圖。

參考第3A圖，提供一基板300。接著，一介電層301形成在基板300上。該介電層301係例如一經由熱氧化形成之穿隧介電層。之後，標靶層302形成在介電層301上。標靶層302可以是一堆疊結構，包含依序形成在介電層301上之導電層321、介電層322及導電層323。導電層321及323例如包含多晶矽。介電層322可以是一ONO複合層。導電層321、介電層322及導電層323之形成方法，包含例如CVD。

遮罩層304係接著形成在標靶層302上。遮罩層304包含例如SiN、SiO或SiON。遮罩層304之形成方法，包含例如CVD。之後，一圖案化光阻層306係形成在遮罩層304上。該圖案化光阻層306具有一開放區307及一密集區309。

參考第3B圖，使用圖案化光阻層306作為遮罩，對遮罩層304進行蝕刻製程，如此形成圖案化遮罩層304a。圖案化遮罩層304a具有一開放區311及一密集區313。之後，移除該圖案化光阻層306。

參考第3C圖，使用圖案化遮罩層304a作為遮罩，對標靶層302進行蝕刻製程，如此形成圖案化層302a。圖案化層302a之形成步驟包含一主蝕刻步驟、一凹處蝕刻步驟及一過蝕刻步驟。該主蝕刻步驟之參數，包含約5~200mT壓力、頂板功率約100~2000W、底板功率約0~500W、流率約0~50sccm之CF₄ 、流率約0~1000sccm之HBr、流率約0~50sccm之O₂ 及蝕刻終點時間。該凹處蝕刻步驟之參數，包含約5~200mT壓力、頂板功率約100~2000W、底板功率約0~500W、流率約0~50sccm之CF₄ 、流率約0~1000sccm之HBr、流率約0~50sccm之O2及蝕刻終點時間。該過蝕刻步驟之參數包含約5~200mT壓力、頂板功率約100~2000W、底板功率約0~500W、流率約0~1000sccm之HBr、流率約0~50sccm之O₂ 、流率約0~500sccm之He、流率約0~100sccm之He-O₂ 及約操作30-240秒之時間。

圖案化層302a包含一圖案化導電層321a、一圖案化介電層322a及一圖案化導電層323a，其中圖案化導電層321a當作浮動閘、圖案化介電層322a當作閘內介電層及圖案化導電層323a當作控制閘。圖案化層302a具有一開放區315及一密集區317。密集區317包含一個圖案316及複數個圖案318。該圖案316係鄰接至開放區315而形成。圖案318形成在圖案316旁。圖案316及圖案318係以距離D1分開，及該等圖案318也是以相同距離D1分開。圖案316具有底部寬度W1、中間寬度W3及頂部寬度W2。此外，每一該等圖案318具有一底部寬度~W1。應注意的是，W1＜W3，W2＜W3，及一統一底部寬度~W1橫跨圖案316及圖案318。詳言之，該凹處蝕刻步驟包含形成一面對開放區315之凹處319在圖案316之底部，及凹處319寬度係圖案316之底部寬度W1。特別地，凹處319係形成在圖案化層302a之圖案導電層321a的底部處。

(第三實施例)

第4圖係概略地例示根據本發明之第三實施例的一半導體元件結構的橫剖面圖。形成第三實施例之材料及方法係相似於第一實施例者，及因此細節不再贅述。第一及第三實施例之間的差異將描述如下。

參考第4圖，圖案化層202a具有一開放區215及在該開放區215旁的兩個密集區217a及217b。第三實施例之密集區217a及217b係相似於第一實施例之密集區217。應注意的是，密集區217a與密集區217b是鏡面對稱的，密集區217a之圖案216與密集區217b之圖案216係以距離D2分開，及D2＞D1。

(第四實施例)

第5圖係概略地例示根據本發明之第四實施例的一半導體元件結構的橫剖面圖。形成第四實施例之材料及方法係相似於第二實施例者，及因此細節不再贅述。第二及第四實施例之間的差異將描述如下。

參考第5圖，圖案化層302a具有一開放區315及在該開放區315旁的兩個密集區317a及317b。第三實施例之密集區317a及317b係相似於第一實施例之密集區317。應注意的是，密集區317a與密集區317b是鏡面對稱的，密集區317a之圖案316與密集區317b之圖案316係以距離D2分開，及D2＞D1。

綜上，本發明之半導體元件具有一形成在密集區中邊緣圖案底部之凹處，如此邊緣圖案之底部寬度實質上等於密集區中其他圖案者。因此，橫跨該裝置之操作速度實質相等，及裝置之穩定度顯著提升。此外，製造方法簡單，不用特別設計的遮罩或額外製程步驟，如此成本可大幅節省及競爭力顯著改善。

上述係以較佳實施例揭示本發明，但非限制它們。已知熟習本項技藝之人士可依據本發明所述之實例在不脫離本發明精神和範圍之所做之各種改變及創新。因此，本發明之範圍係定義於以下申請專利範圍。

100、200、300．．．基板

101、201、301．．．介電層

102．．．圖案化層

103．．．開放區

104．．．圖案

104a．．．圖案

104b．．．圖案

105．．．密集區

105a．．．密集區

105b．．．密集區

106．．．圖案

106a．．．圖案

106b．．．圖案

107．．．凹處

107a．．．凹處

107b．．．凹處

202、302．．．標靶層

202a．．．圖案化層

204．．．遮罩層

204a．．．圖案化遮罩層

206．．．圖案化光阻層

207．．．開放區

209．．．密集區

211．．．開放區

213．．．密集區

215．．．開放區

216．．．圖案

217．．．密集區

217a．．．密集區

217b．．．密集區

218．．．圖案

219．．．凹處

221．．．底氧化物層

222．．．氮化物層

223．．．頂氧化物層

302a．．．圖案化層

304．．．遮罩層

304a．．．圖案化遮罩層

306．．．圖案化光阻層

307．．．開放區

309．．．密集區

311．．．開放區

313．．．密集區

315．．．開放區

316．．．圖案

317．．．密集區

317a．．．密集區

317b．．．密集區

318．．．圖案

319．．．凹處

321．．．導電層

321a．．．圖案化導電層

322．．．介電層

322a．．．圖案化介電層

323．．．導電層

323a．．．圖案化導電層

D1．．．距離

D2．．．距離

L1．．．寬度

L2．．．寬度

L3．．．寬度

L4．．．寬度

L5．．．寬度

L6．．．寬度

L7．．．寬度

L8．．．寬度

S1．．．距離

S2．．．距離

S3．．．距離

W1．．．寬度

W2．．．寬度

W3．．．寬度

附圖被包含以提供對本發明更加了解，及併入且構成本說明書之一部分。附圖說明本發明之實施例及與描述作為說明本發明之意旨。

第1A圖係概略地例示根據本發明之實施例的一半導體元件結構的橫剖面圖。

第1B圖係根據本發明之實施例的一半導體元件結構的掃瞄式電子顯微鏡(SEM)圖片。

第1C圖係概略地例示根據本發明之實施例的另一半導體元件結構的橫剖面圖。

第2A至2C圖係概略地例示根據本發明之第一實施例的一半導體元件之製造方法的橫剖面圖，其中，第2A圖為圖案化光阻層之形成步驟、第2B圖為圖案化遮罩層之形成步驟，以及第2C圖為圖案化層之形成步驟。

第3A至3C圖係概略地例示根據本發明之第二實施例的一半導體元件之製造方法的橫剖面圖，其中，第3A圖為圖案化光阻層之形成步驟、第3B圖為圖案化遮罩層之形成步驟，以及第3C圖為圖案化層之形成步驟。

第4圖係概略地例示根據本發明之第三實施例的一半導體元件結構的橫剖面圖。

第5圖係概略地例示根據本發明之第四實施例的一半導體元件結構的橫剖面圖。

100．．．基板

101．．．介電層

102．．．圖案化層

103．．．開放區

104．．．圖案

105．．．密集區

106．．．圖案

L1．．．寬度

L2．．．寬度

L3．．．寬度

L4．．．寬度

Claims (19)

1. 一種半導體元件結構，包含：一基板；及一圖案化層，經圖案化而具有設置在該基板上之開放區及密集區，及包含在該密集區中之一第一圖案，鄰接於該開放區，及一第二圖案，其中該第一圖案具有一第一底部寬度，第二圖案具有第二底部寬度，及第一圖案之底部包含一面對該開放區之凹處，以致於該第一底部寬度係接近該第二底部寬度。
2. 如申請專利範圍第1項之結構，其中該第一底部寬度及第二底部寬度係實質相等。
3. 如申請專利範圍第1項之結構，其中該第一圖案更具有介於其頂部和底部之間的一中間部分之一中間寬度，其中該中間寬度係該第一圖案之最大寬度。
4. 如申請專利範圍第1項之結構，更包含設置在基板與該圖案化層之間的一介電層。
5. 如申請專利範圍第4項之結構，其中該介電層包含氧化矽-氮化矽-氧化矽(ONO)複合層。
6. 如申請專利範圍第1項之結構，其中該圖案化層係一堆疊結構，包含依序設置在基板上之浮動閘極、閘極間介電層、控制閘極，更包含在基板與浮動閘極之間的穿隧介電層。
7. 一種半導體元件結構，包含：一基板；及一圖案化層，設置在基板上及具有一第一圖案、一第二圖案及一第三圖案，其中該第一圖案係在該第二圖案與該第三圖案之間，第一圖案與第二圖案之間的距離小於第一圖案與第三圖案之間的距離，第一圖案及第三圖案分別具有彼此面對的一第一底部寬部、一中間寬度及一底部的凹處，以致於第一底部寬度小於中間寬度，以及該第一底部寬度係接近第二圖案之第二底部寬度。
8. 如申請專利範圍第7項之結構，其中該第一底部寬度及該第二底部寬度實質相等。
9. 如申請專利範圍第7項之結構，其中該中間寬度係第一圖案及第三圖案之最大寬度。
10. 如申請專利範圍第7項之結構，更包含設置在基板與該圖案化層之間的一介電層。
11. 如申請專利範圍第10項之結構，該介電層包含氧化矽-氮化矽-氧化矽(ONO)複合層。
12. 如申請專利範圍第7項之結構，其中該圖案化層係一堆疊結構，包含依序設置在基板上之浮動閘極、閘極間介電層、控制閘極，更包含在基板與浮動閘極之間的穿隧介電層。
13. 一種半導體元件結構，包含：一基板；及一圖案化層，設置在該基板上，具有一開放區及一密集區，及包含設置在密集區中之一第一圖案，鄰接於該開放區，其中該第一圖案具有一面對該密集區之近乎平坦表面及一面對該開放區之不平坦表面。
14. 如申請專利範圍第13項之結構，其中該第一圖案之底部包含一面對開放區之凹處，如此第一圖案之底部寬部係小於第一圖案之中間寬度。
15. 如申請專利範圍第13項之結構，其中該圖案化層更包含複數個在密集區中第一圖案旁之第二圖案，及每一該等第二圖案具有近乎平坦表面。
16. 如申請專利範圍第13項之結構，其中該第一圖案之底部包含一面對開放區之凹處，如此該第一圖案之底部寬部係接近每一該等第二圖案之底部寬度。
17. 如申請專利範圍第13項之結構，更包含設置在基板與圖案化層之間的一介電層。
18. 如申請專利範圍第17項之結構，其中該介電層包含一氧化矽-氮化矽-氧化矽(ONO)複合層。
19. 如申請專利範圍第13項之結構，其中該圖案化層係一堆疊結構，包含依序設置在基板上之浮動閘極、閘極間介電層、控制閘極，更包含在基板與浮動閘極之間的穿隧介電層。