KR20050059900A - 반도체 소자 제조 방법 - Google Patents
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Abstract
본 발명은 MEEL 소자의 형성 공정에서 플라즈마 질화 공정을 이용하여 플로팅 게이트의 측벽에 실리콘 질화막을 형성함으로써, 게이트 전극 측벽의 ONO 유전막의 두께를 감소시켜 전하 리텐션(charge retention)의 특성 열화를 방지하는 반도체 소자의 제조 방법에 관한 것이다. 본 발명에 따른 반도체 소자 제조 방법은 반도체 기판 상부에 터널링 산화막, 게이트 전극용 폴리실리콘층 및 하드 마스크층을 순차적으로 형성하는 단계; 상기 하드 마스크층 및 게이트 전극용 폴리실리콘층을 패터닝하여 플로팅 게이트를 형성하는 단계; 플라즈마 질화 공정을 수행하여 상기 플로팅 게이트의 폴리실리콘층 측벽에 실리콘 질화막을 형성하는 단계; 상기 플로팅 게이트 측벽에 질화막 및 산화막의 적층 구조로 이루어진 스페이서를 형성하는 단계; 전체 표면 상부에 컨트롤 게이트용 폴리실리콘층을 형성하는 단계; 및 상기 컨트롤 게이트용 폴리실리콘층을 패터닝하여 상기 플로팅 게이트를 도포하는 컨트롤 게이트를 형성하는 단계;를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 MEEL(Merged EEPROM Logic) 소자의 형성 공정에서 플라즈마 질화 공정을 이용하여 플로팅 게이트의 측벽에 실리콘 질화막을 형성함으로써, 게이트 전극 측벽의 ONO 유전막의 두께를 감소시켜 전하 리텐션(charge retention)의 특성 열화를 방지하는 반도체 소자의 제조 방법에 관한 것이다.
MEEL 소자에서, ONO(Oxide-Nitride-Oxide) 유전막은 콘트롤 게이트의 바이어스에 의하여 플로팅 게이트의 바이어스 유무에 따라 FN 터널링 전자를 트래핑하는 기능과, 트래핑된 전자를 계속 유지하는 기능을 수행한다. 여기서, ONO 유전막의 두께를 감소시키면 터널링 전자를 트래핑하는 기능은 향상되지만, 얇은 두께로 인하여 전하 유지 특성이 열화되며, ONO 유전막의 두께를 증가시키면 전하 유지 기능은 개선되나, FN 터널링 전자 트래핑을 위하여 높은 컨트롤 전압을 인가하여야 한다는 문제점이 있다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 1a 및 도 1b를 참조하면, 반도체 기판(10) 상부에 터널링 산화막(20), 게이트 전극용 폴리실리콘층(30) 및 하드 마스크층(40)을 순차적으로 형성한 후 하드 마스크층(40) 및 게이트 전극용 폴리실리콘층(30)을 패터닝하여 폴리실리콘층 패턴(35) 및 하드마스크층 패턴(45)의 적층구조로 이루어진 플로팅 게이트(50)를 형성한다.
도 1c를 참조하면, 플로팅 게이트(50)의 측벽에 ONO 질화막(60) 및 ONO 산화막(65)의 적층 구조로 이루어진 스페이서를 형성한다.
도 1d 및 도 1e를 참조하면, 전체 표면 상부에 컨트롤 게이트용 폴리실리콘층(70)을 형성한 후 사진식각공정으로 패터닝하여 컨트롤 게이트(75)를 형성한다.
상기의 종래 기술에 따른 반도체 소자의 제조 방법은 플로팅 게이트 측벽에 형성된 ONO 유전막의 두께를 감소시키면 터널링 전자를 트래핑하는 기능은 향상되지만, 얇은 두께로 인하여 전하 유지 특성이 열화되며, ONO 유전막의 두께를 증가시키면 전하 유지 기능은 개선되나, FN 터널링 전자 트래핑을 위하여 높은 컨트롤 전압을 인가하여야 한다는 문제점이 있다.
상기 문제점을 해결하기 위하여, 플로팅 게이트의 측벽에 실리콘 질화막을 형성함으로써, ONO 유전막의 두께를 감소시키는 경우에도 전하 유지 특성이 열화되지 않는 반도체 소자의 제조 방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 반도체 소자 제조 방법은 반도체 기판 상부에 터널링 산화막, 게이트 전극용 폴리실리콘층 및 하드 마스크층을 순차적으로 형성하는 단계; 상기 하드 마스크층 및 게이트 전극용 폴리실리콘층을 패터닝하여 플로팅 게이트를 형성하는 단계; 플라즈마 질화 공정을 수행하여 상기 플로팅 게이트의 폴리실리콘층 측벽에 실리콘 질화막을 형성하는 단계; 상기 플로팅 게이트 측벽에 질화막 및 산화막의 적층 구조로 이루어진 스페이서를 형성하는 단계; 전체 표면 상부에 컨트롤 게이트용 폴리실리콘층을 형성하는 단계; 및 상기 컨트롤 게이트용 폴리실리콘층을 패터닝하여 상기 플로팅 게이트를 도포하는 컨트롤 게이트를 형성하는 단계;를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자 제조 방법을 도시한 단면도들이다.
도 2a 및 도 2b를 참조하면, 반도체 기판(100) 상부에 터널링 산화막(110), 게이트 전극용 폴리실리콘층(120) 및 하드 마스크층(130)을 순차적으로 형성한 후 하드 마스크층(130) 및 게이트 전극용 폴리실리콘층(120)을 패터닝하여 폴리실리콘층 패턴(125) 및 하드마스크층 패턴(135)의 적층구조로 이루어진 플로팅 게이트(140)를 형성한다.
도 2c를 참조하면, 폴리실리콘층 패턴(125)의 측벽에 플라즈마 질화 공정(plasma nitridation process)을 이용하여 실리콘 질화막(150)을 형성한다. 여기서, 상기 플라즈마 질화 공정은 인-시튜로 수행될 수 있으며, NO, N2O 또는 NH2를 소스 가스로 하여 50 내지 500W의 RF 전력을 이용하여 챔버 내의 압력을 0.1 내지 10mTorr으로 유지하면서 수행되는 것이 바람직하다. 실리콘 질화막(150)은 20 내지 200Å/min의 형성 속도로 10 내지 100Å의 두께로 형성하는 것이 바람직하다.
도 2d를 참조하면, 전체 표면 상부에 ONO 질화막(미도시)과 ONO 산화막(미도시)을 순차적으로 형성한 후 식각하여 플로팅 게이트(140)의 측벽에 질화막(160) 및 산화막(165)의 적층 구조로 이루어진 스페이서를 형성한다. 여기서, 상기 ONO 질화막 및 ONO 산화막의 두께는 각각 50 내지 200Å 및 300 내지 500Å인 것이 바람직하다.
도 2e를 참조하면, 전체 표면 상부에 컨트롤 게이트용 폴리실리콘층(미도시)을 형성한 후 비등방성 식각하여 컨트롤 게이트(170)를 형성한다.
본 발명에 따른 반도체 소자의 제조 방법은 플로팅 게이트의 측벽에 실리콘 질화막을 형성함으로써, ONO 유전막의 두께를 얇게 형성하여도 전하 유지 특성이 열화되지 않는 효과가 있다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
도 2a 내지 도 2e는 본 발명에 따른 반도체 소자 제조 방법을 도시한 단면도들.
Claims (7)
- 반도체 기판 상부에 터널링 산화막, 게이트 전극용 폴리실리콘층 및 하드 마스크층을 순차적으로 형성하는 단계;상기 하드 마스크층 및 게이트 전극용 폴리실리콘층을 패터닝하여 플로팅 게이트를 형성하는 단계;플라즈마 질화 공정을 수행하여 상기 플로팅 게이트의 폴리실리콘층 측벽에 실리콘 질화막을 형성하는 단계;상기 플로팅 게이트 측벽에 질화막 및 산화막의 적층 구조로 이루어진 스페이서를 형성하는 단계;전체 표면 상부에 컨트롤 게이트용 폴리실리콘층을 형성하는 단계; 및상기 컨트롤 게이트용 폴리실리콘층을 패터닝하여 상기 플로팅 게이트를 도포하는 컨트롤 게이트를 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 플라즈마 질화 공정은 NO, N2O 및 NH3 중 선택된 어느 하나를 소스 가스로 50 내지 500W의 RF 전력을 공급하고 0.1 내지 10 mTorr의 챔버 압력에서 수행되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 플로팅 게이트의 폴리실리콘층 측벽에 실리콘 질화막이 형성되는 속도는 20 내지 100Å인 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 실리콘 질화막의 두께는 10 내지 100Å인 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 플로팅 게이트 측벽에 질화막 및 산화막의 적층 구조로 이루어진 스페이서를 형성하는 단계는 전체 표면에 ONO 질화막 및 ONO 산화막을 순차적으로 형성하는 단계 및 상기 ONO 산화막 및 ONO 질화막을 식각하여 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 5 항에 있어서,상기 ONO 질화막의 두께는 50 내지 200Å인 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 5 항에 있어서,상기 ONO 산화막의 두께는 300 내지 500Å인 것을 특징으로 하는 반도체 소자 제조 방법.
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Cited By (3)
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| KR100904729B1 (ko) * | 2006-06-30 | 2009-06-26 | 주식회사 하이닉스반도체 | 반도체소자의 듀얼 게이트 형성방법 |
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- 2003-12-15 KR KR1020030091625A patent/KR20050059900A/ko not_active Application Discontinuation
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| KR100904729B1 (ko) * | 2006-06-30 | 2009-06-26 | 주식회사 하이닉스반도체 | 반도체소자의 듀얼 게이트 형성방법 |
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