KR100541817B1 - 듀얼 게이트 절연막 형성 방법 - Google Patents
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Abstract
고 유전율을 갖는 유전막을 이용하여 반도체 소자의 성능을 극대화할 수 있는 듀얼 게이트 절연막 형성방법이 개시된다. 그의 방법은, 반도체 기판 상에 일정 두께의 제 1 유전막을 형성하는 단계와, 상기 반도체 기판에 정의된 제 1 영역을 제외한 제 2 영역에 형성된 상기 제 1 유전막을 제거하는 단계와, 상기 제 1 영역 및 제 2 영역의 전면에 상기 제 1 유전막보다 높은 유전율을 갖는 제 2 유전막을 형성하는 단계를 포함하여 이루어진다.
반도체 소자, 듀얼 게이트, 졀연막 형성, 유전막(Dielectric layer), 트렌치(Trench)
Description
도1a 내지 도1l은 본 발명의 제1 실시예에 따른 반도체 소자 형성을 위한 듀얼 게이트 절연막 형성방법을 나타낸 공정단면도이다.
도2a 내지 도2t는 본 발명의 제2 실시예에 따른 반도체 소자 형성을 위한 듀얼 게이트 절연막 형성방법을 나타낸 공정단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : 제 1패드 산화막
104 : 제1 하드 마스크막 106 : 소자 분리막
108 : 더미 게이트 절연막 110 : 게이트 절연막
112 : 제2 패드 산화막 114 : 제2 하드 마스크막
본 발명은 반도체 소자의 제조방법에 관한 것으로, 상세하게는 반도체 소자 의 성능을 개선할 수 있는 듀얼 게이트 절연막의 형성 방법에 관한 것이다.
일반적으로, DRAM과 같은 반도체 소자에서 듀얼 게이트 절연막 구조는 다양하게 사용되는 기술이다. 반도체소자의 집적도가 향상되면서 트랜지스터의 크기가 점차 작아질 것이 요구되어 왔고, 이로 인해 데이터를 직접 읽고 쓰는 셀(Cell array) 영역에 형성된 트랜지스터와, 상기 셀 영역의 트렌지스터를 동작시키기 위한 상기 셀 영역 주변의 페리(Peripheral) 영역에 형성된 트랜지스터의 게이트 절연막 두께를 다르게 하는 기술이 필수적으로 요구되고 있다. 왜냐하면, 페리 영역과 비교하여 상대적으로 높은 전압이 인가되는 셀 영역의 신뢰성 확보와 소자 특성을 충족하기 위해 페리 영역보다 셀 영역의 게이트 절연막을 두껍게 형성해야 하기 때문이다. 이때, 상기 게이트 절연막을 두껍게 형성하기 위해서는 통상의 포토 공정이 사용된다.
즉, 소자 분리막에 의해 셀 영역 및 페리 영역으로 정의되는 반도체 기판 상에 열산화 공정을 이용하여 소정 두께의 제1 실리콘 산화막을 형성하고, 상기 제1 실리콘 산화막이 형성된 상기 반도체 기판 상에 포토레지스트를 도포한다. 이때, 상기 제1 실리콘 산화막은 유전율이 3.9정도로 낮다.
다음, 포토 공정을 이용하여 상기 페리 영역의 상기 제1 실리콘 산화막이 노출되도록 포토레지스트를 형성한다. 이후, 상기 포토레지스트를 식각 마스크로 사용하여 상기 페리 영역 상에 형성된 상기 제1 실리콘 산화막을 식각하고, 상기 포토레지스트 패턴을 제거한다. 이때, 상기 제1 실리콘 산화막의 식각 공정은 건식 방법으로 이루어질 경우 상기 반도체 기판의 표면을 손상시킬 수 있기 때문에 습식 방법으로 이루어진다.
마지막으로, 상기 제1 실리콘 산화막이 형성된 반도체 기판의 전면에 제 2 실리콘 산화막을 형성하여 상기 셀 영역 및 페리 영역에 서로 다른 두께의 실리콘 산화막이 형성됨으로써 듀얼 게이트 절연막의 형성 공정을 완료한다.
이후, 상기 제 2 실리콘 산화막이 형성된 반도체 기판 상에 게이트 전극을 형성하고, 상기 게이트 전극 상에 게이트 보호막을 형성하고, 소스 드레인 영역상의 게이트 전극 및 보호막을 제거하여 게이트 영역 상에 게이트 스택을 형성하고, 상기 게이트 스택의 측벽에 스페이서를 형성하고, 상기 게이트 스택의 양측에 상기 소스 드레인 전극을 형성하여 트랜지스터를 형성할 수 있다.
따라서, 종래 기술에 따른 듀얼 게이트 절연막의 형성 방법은 포토 공정을 이용하여 셀 영역과 페리 영역에 서로 다른 두께의 실리콘 산화막을 형성할 수 있다.
하지만, 종래 기술에 따른 듀얼 게이트 절연막의 형성 방법은 다음과 같은 문제점이 있었다.
종래 기술에 따른 듀얼 게이트 절연막의 형성 방법은 반도체 소자의 집적화에 따라 상기 제1 및 제2 실리콘 산화막보다 높은 유전율을 갖는 유전체 절연막(이하, 유전막이라 칭함)을 이용하여 게이트 절연막을 형성하고자 하지만, 유전막을 형성한 후, 그 일부를 제거하는 습식 식각공정이 불안정하였기 때문에 상기 제1 및 제2 실리콘 산화막보다 높은 유전율을 갖는 유전막을 듀얼 게이트 절연막으로써 적용하기 어려운 단점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위한 목적은, 실리콘 산화막보다 유전율이 높은 유전막을 이용하여 게이트 절연막을 형성하면서도, 종래의 습식식각 공정의 불안정성 문제를 해결할 수 있는 듀얼 게이트 절연막 형성방법을 제공하는 것이다.
또한, 다른 목적은 실리콘 산화막보다 유전율이 높은 유전막에 대한 습식식각 공정을 수행함이 없이도, 상기 유전막을 게이트 절연막으로 사용할 수 있는 듀얼 게이트 절연막 형성방법을 제공하는 것이다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 양상(aspect)에 따른 듀얼 게이트 절연막 형성방법은, 반도체 기판 상에 일정 두께의 실리콘 산화막 또는 실리콘 산질화막 또는 실리콘 질화막 중 어느 하나로 이루어진 제1 유전막을 형성하는 단계와, 상기 반도체 기판에 정의된 제1 영역을 제외한 제2 영역에 형성된 상기 제1 유전막을 제거하는 단계와, 상기 제1 영역 및 제2 영역의 전면에 상기 제 1 유전막보다 높은 유전율을 갖는 Si3N4, Al2O3, TiO3, Ta2O5, HfO3, ZrO3 중 적어도 어느 하나 이상으로 이루어진 제2 유전막을 형성하는 단계를 포함함을 특징으로 한다.
또한, 본 발명의 다른 양상은, 반도체 기판 상에 정의된 제1 영역 및 제2 영역에 트렌치를 형성하는 단계와, 상기 트렌치가 형성된 반도체 기판 상에 일정 두께의 실리콘 산화막 또는 실리콘 산질화막 또는 실리콘 질화막 중 어느 하나로 이루어진 제 1 유전막을 형성하는 단계와, 상기 제2 영역에 형성된 상기 제1 유전막을 제거하는 단계와, 상기 제1 영역 및 제2 영역의 전면에 상기 제1 유전막보다 높은 유전율을 갖는 Si3N4, Al2O3, TiO3, Ta2O5, HfO3, ZrO3 중 적어도 어느 하나 이상으로 이루어진 제2 유전막을 형성하는 단계를 포함하는 듀얼 게이트 절연막 형성방법이다.
상기한 방법적 구성에 따르면, 제1 유전막보다 높은 유전율을 갖는 제2 유전막을 이용하여 제1 영역 및 제2 영역에 각각 서로 다른 두께의 게이트 절연막을 형성하여 반도체 소자의 성능을 개선할 수 있는 잇점이 있다.
이하에서는 첨부된 도면들을 참조로, 리세스형 트랜지스터의 구조 및 제조방법에 대한 실시예들이 상세히 설명될 것이다. 도면들에서, 서로 동일 또는 유사한 참조부호들은 동일 층 또는 유사한 층을 가리키며, 실시예들의 설명에서 층의 두께 및 공정에 대한 특정한 사항들은 본 발명에 대한 더욱 철저한 이해를 제공하기 위하여 예를 든 것에 불과함을 주목(note)하라.
도1a 내지 도1t는 본 발명의 제1 실시예에 의한 반도체 소자 형성을 위한 듀얼 게이트 절연막 형성방법을 설명하기 위한 공정 단면도이다.
도1a에 도시된 바와 같이, 반도체 기판(100)의 상부에 제1 패드 산화막(102)및 제1 하드 마스크막(104)을 순차적으로 형성한다. 여기서, 상기 제1 패드 산화막(102)은 MTO(Medium Temperature Oxide) 방법으로 약 300Å 내지 1000Å정도의 두께를 갖도록 형성된다. 또한, 상기 제1 하드 마스크막(104)은 상기 제1 하드 마스크막(104)은 실리콘 질화막 또는 실리콘 산질화막을 이용하여 화학기상증착법으로 형성된다. 도시하지는 않았지만, 상기 제1 패드 산화막(102) 및 제1 하드 마스크막(104) 사이에 주형 폴리실리콘막을 더 형성할 수 있다.
도1b에 도시된 바와 같이, 상기 제1 하드 마스크막(104)이 형성된 상기 반도 체 기판(100)의 전면에 포토레지스트(PR)를 도포한다.
도 1c에 도시된 바와 같이, 상기 반도체 기판(100) 상에 형성된 상기 포토레지스트(PR)를 사진공정을 이용하여 포토레지스트(PR)를 패터닝함으로서 활성 영역을 정의한다. 이때 사진 공정은 상기 포토레지스트(PR) 상에 포토 마스크를 정렬하고, 자외선을 노광시킨 후 현상하여 포토레지스트(PR)를 패터닝할 수 있다.
도 1d에 도시된 바와 같이, 상기 포토레지스트(PR)를 식각 마스크로 사용하여 상기 제1 패드 산화막(102)이 노출되도록 상기 제1 하드 마스크막(104)을 식각한다. 여기서, 상기 제1 하드 마스크막(104)의 식각 공정은 건식으로 이방성 식각방법을 이용하여 상기 제1 하드 마스크막(104)을 선택적으로 식각하도록 이루어진다. 또한, 상기 제1 하드 마스크막(104)의 식각 공정 시 상기 제1 패드 산화막(102)은 식각 저지층으로서의 역할을 수행한다. 이후 상기 포토레지스트(PR)를 제거한다.
도1e에 도시된 바와 같이, 상기 제1 하드 마스크막(104)을 식각마스크로 사용하여 상기 반도체 기판(100)이 노출되도록 제1 패드 산화막(102)을 제거한다. 여기서, 상기 제1 패드 산화막(102)의 식각 공정은 BT(Break - Through)공정이라 일컬으며, 상기 BT 공정은 건식 식각으로 이루어진다. 또한, 상기 제1 패드 산화막(102)의 식각공정 시 상기 반도체 기판(100)의 표면은 식각 저지층으로서의 역할을 수행한다.
도1f에 도시된 바와 같이, 상기 하드 마스크 막 및 제1 패드 산화막(102)을 식각 마스크층으로 사용하고 상기 반도체 기판(100)의 표면을 소정 깊이까지 식각 하여 트렌치를 형성한다. 여기서, 상기 반도체 기판(100)을 식각하여 상기 트렌치를 형성하는 공정은 ME(Main Etching)공정이라 일컬으며, 상기 BT 공정과 ME 공정은 하나의 반응 챔버 내에서 인시츄(IN-SITU)로 진행된다. 상기 ME 공정 또한 마찬가지로, 상기 BT 공정과 마찬가지로 건식 식각으로 이루어지며, 상기 건식 식각은 반응가스의 종류를 달리하여 막질에 따라 서로 다른 식각율을 갖도록 함으로써 다층박막을 순차적으로 식각할 수 있다. 이때, 상기 트렌치(T)는 약 2000Å 내지 5000Å정도의 깊이를 갖도록 형성된다.
도1g에 도시된 바와 같이, 상기 반도체 기판(100)에 형성된 트렌치(T)의 내부에 실리콘 산화막을 이용하여 소자 분리막(106)을 형성한다. 또한, 상기 제1 하드 마스크막(104)을 산화 방지 마스크로 사용하여 열산화 공정으로 노출된 반도체 기판(100)의 표면을 선택적으로 산화하여 상기 소자 분리막(106)을 형성한다. 여기서, 상기 제1 패드 산화막(102) 및 제1 하드 마스크막(104) 사이에 상기 주형 폴리 실리콘막을 형성할 경우 상기 소자 분리막(106)의 형성 시 발생하는 부피 팽창에 의한 스트레스를 완화시켜 버퍼층으로 작용하도록 할 수 있다. 또한, 상기 소자 분리막(106)이 형성된 반도체 기판(100)을 화학 기계적 연마(Chemical Mechanical Polishing) 또는 에치백(Etch back)하여 평탄화한다. 이때, 상기 평탄화 공정은 상기 제1 하드 마스크막(104) 및 제1 패드 산화막(102)을 모두 제거하여 상기 반도체 기판(100)의 표면이 평탄화되도록 이루어진다. 도시하지는 않았지만, 상기 반도체 기판(100)의 전면에 포토레지스트(PR)를 도포하고, 상기 소자 분리막(106)에 의해 정의되는 페리 영역(P)의 NMOS 트렌지스터가 형성되는 반도체 기판(100) 표면이 노 출되도록 포토레지스트(PR)를 패터닝하고, 상기 포토레지스트(PR)를 이온주입 마스크로 사용하여 N 타입 불순물을 선택적으로 이온주입하고, 상기 포토레지스트(PR)를 제거한다.
도1h에 도시된 바와 같이, 상기 소자 분리막(106)이 형성된 반도체 기판(100)에 RTO(Rapid Thermal Oxide) 방식의 열산화 방법을 이용하여 제1 유전막(108)을 약 30Å 내지 50Å정도로 형성한다. 여기서, 상기 열산화 방법은 저진공 또는 고진공에서 O2, NO, N2O, NH3 중 적어도 하나 이상의 반응 가스를 이용하여 이루어진다. 따라서, 상기 제1 유전막(108)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막 중 하나가 상기 반도체 기판(100) 상에 형성된다.
도1i에 도시된 바와 같이, 상기 제1 유전막(108)이 형성된 반도체 기판(100)의 전면에 포토레지스트(PR)를 도포한다.
도1j에 도시된 바와 같이, 상기 사진공정을 이용하여 페리 영역(P) 상의 상기 제1 유전막(108)이 노출되도록 포토레지스트(PR)를 패터닝한다.
도1k에 도시된 바와 같이, 상기 포토레지스터를 식각마스크로 사용하고, HF, SF6과 같은 식각 용액을 사용하여 습식으로 상기 페리 영역(P)의 상기 반도체 기판(100) 표면 및 소자 분리막(106)이 노출되도록 상기 제1 유전막(108)을 제거한다. 이때, 상기 제1 유전막(108)을 건식식각방법으로 제거할 경우 상기 반도체 기판(100)의 표면을 손상시킬 수 있기 때문에 습식식각방법으로 소정의 온도에서 상기 제1 유전막(108)을 제거한다. 따라서, 제1 유전막(108)은 종래의 실리콘 산화막 과 같은 유전막을 이용함으로서 통상의 습식식각 공정으로 제거 될 수 있다. 이후, 상기 포토레지스트(PR)를 제거한다.
도1l에 도시된 바와 같이, 상기 페리 영역(P)에서 상기 제1 유전막(108)이 제거된 반도체 기판(100)의 전면에 화학기상증착방법을 이용하여 상기 제1 유전막(108)보다 유전율이 높은 Si3N4, Al2O3, TiO3, Ta2O5, HfO3, ZrO3 중 적어도 하나 이상을 이용하여 이루어진 제2 유전막(110)을 약 50Å 내지 100Å정도로 형성한다. 이때, 상기 화학기상증착방법은 약 1.0 ×10-4 Torr 내지 1.0 ×10-8 Torr의 저진공 또는 고진공에서 이루어진다. 즉, 본 발명의 듀얼 게이트 절연막 형성방법은 실리콘 산화막보다 유전율이 높은 유전막을 이용하여 게이트 절연막을 형성하면서도, 종래의 습식식각 공정의 불안정성 문제를 해결할 수 있다. 따라서, 실리콘 산화막보다 유전율이 높은 유전막에 대한 습식식각 공정을 수행하지 않고, 상기 유전막을 게이트 절연막으로 사용할 수 있는 장점이 있다. 이후, 상기 제2 유전막(108)이 형성된 반도체 기판(100) 상에 게이트 스택을 형성하여 트랜지스터를 형성한다.
결국, 셀 영역(A)은 상기 제1 유전막(108) 및 제2 유전막(110)으로 이루어진 두꺼운 게이트 절연막이 형성되고, 상기 페리 영역(P)에는 상대적으로 제2 유전막(110)으로 이루어진 얇은 게이트 절연막이 형성되기 때문에 상기 셀 영역(A)에는 고전압용 트랜지스터가 형성될 수 있고, 상기 페리 영역(P)에는 저전압용 트랜지스터가 형성될 수 있다.
따라서, 본 발명의 듀얼 게이트 절연막 형성방법은 제1 유전막(108)보다 유 전율이 높은 제2 유전막(110)을 게이트 절연막으로 사용할 수 있기 때문에 트랜지스터의 성능을 개선할 수 있다.
도2a 내지 도 2t는 본 발명의 제 2 실시예에 따른 반도체 소자 형성을 위한 듀얼 게이트 절연막 형성방법을 나타낸 공정 단면도이다.
도2a에 도시된 바와 같이, 반도체 기판(100)의 상부에 제1 패드 산화막(102)및 제1 하드 마스크막(104)을 순차적으로 형성한다. 여기서, 상기 제1 패드 산화막(102)은 MTO(Medium Temperature Oxide) 방법으로 약 300Å 내지 1000Å정도의 두께를 갖도록 형성되고, 상기 제1 하드 마스크막(104)은 실리콘 질화막 또는 실리콘 산질화막을 이용하여 화학기상증착법으로 약 500Å 내지 2000Å정도의 두께를 갖도록 형성된다. 도시하지는 않았지만, 상기 제1 패드 산화막(102) 및 제1 하드 마스크막(104) 사이에 주형 폴리실리콘막(104)을 더 형성할 수도 있다.
도2b에 도시된 바와 같이, 상기 제1 하드 마스크막(104)이 형성된 상기 반도체 기판(100)의 전면에 상에 포토레지스트(PR)를 도포한다.
도 2c에 도시된 바와 같이, 상기 반도체 기판(100) 상에 형성된 상기 포토레지스트(PR)를 사진공정으로 패터닝한다. 이때, 사진 공정은 상기 포토레지스트(PR) 상에 포토 마스크를 정렬하고, 자외선을 이용하여 상기 포토 마스크로부터 노출된 상기 포토레지스트(PR)를 감광시킨 후 상기 포토레지스트(PR)를 현상하여 포토레지스트(PR)를 패터닝할 수 있다.
도 2d에 도시된 바와 같이, 상기 포토레지스트(PR)를 식각 마스크로 사용하여 상기 제1 패드 산화막(102)이 노출되도록 상기 제1 하드 마스크막(104)을 식각 한다. 여기서, 상기 제1 하드 마스크막(104)의 식각 공정은 건식으로 이방성 식각방법을 이용하여 이루어진다. 또한, 상기 제1 하드 마스크막(104)의 식각 공정 시 상기 제1 패드 산화막(102)은 식각 저지층으로서의 역할을 수행한다. 이후 상기 포토레지스트(PR)를 제거한다.
도2e에 도시된 바와 같이, 상기 제1 하드 마스크막(104)을 식각마스크로 사용하여 상기 반도체 기판(100)이 노출되도록 제1 패드 산화막(102)을 제거한다. 여기서, 상기 제1 패드 산화막(102)의 식각 공정은 BT(Break - Through)공정이라 일컬으며, 상기 BT 공정은 건식 식각으로 이루어진다. 또한, 상기 제1 패드 산화막(102)의 식각공정 시 상기 반도체 기판(100)의 표면은 식각 저지층으로서의 역할을 수행한다.
도2f에 도시된 바와 같이, 상기 제1 하드 마스크막(104) 및 제1 패드 산화막(102)을 식각 마스크층으로 사용하고 상기 반도체 기판(100)의 표면을 소정 깊이까지 식각하여 트렌치를 형성한다. 여기서, 상기 반도체 기판(100)을 식각하여 상기 트렌치를 형성하는 공정은 ME(Main Etching)공정이라 일컬으며, 상기 BT 공정과 ME 공정은 하나의 반응 챔버 내에서 인시츄(IN-SITU)로 진행된다. 상기 ME 공정 또한 마찬가지로, 상기 BT 공정과 마찬가지로 건식 식각으로 이루어지며, 상기 건식 식각은 반응가스의 종류를 달리하여 막질에 따라 서로 다른 식각율을 갖도록 함으로써 다층박막을 순차적으로 식각할 수 있다. 이때, 상기 트렌치(T)는 상기 반도체 기판의 표면으로부터 약 2000Å 내지 5000Å정도의 깊이를 갖도록 형성된다.
도2g에 도시된 바와 같이, 상기 반도체 기판(100)에 형성된 트렌치(T)의 내 부에서 상기 제1 하드 마스크막(104)을 산화 방지 마스크로 사용하여 열산화 공정으로 노출된 반도체 기판(100)의 표면을 선택적으로 산화하여 상기 소자 분리막(106)을 형성한다. 여기서, 상기 제1 패드 산화막(102) 및 제1 하드 마스크막(104) 사이에 상기 주형 폴리 실리콘막을 형성할 경우 상기 소자 분리막(106)의 형성 시 발생하는 부피 팽창에 의한 스트레스를 완화시켜 버퍼층으로 작용하도록 할 수 있다. 또한, 상기 소자 분리막(106)이 형성된 반도체 기판(100)을 화학 기계적 연마(Chemical Mechanical Polishing) 또는 에치백(Etch back)하여 평탄화한다. 이때, 상기 평탄화 공정은 상기 제1 하드 마스크막(104) 및 제1 패드 산화막(102)을 모두 제거하여 상기 반도체 기판(100)의 표면이 평탄화되도록 이루어진다.
도2h 내지 도2i에 도시한 바와 같이, 소자 분리막(106)이 형성된 반도체 기판(100) 상에 제2 패드 산화막(112) 및 제2 하드 마스크막(114)을 순차적으로 적층한다. 상기 제2 패드 산화막(112)은 MTO 방법을 이용하여 형성하고, 상기 제2 하드 마스크막(114)은 폴리 실리콘을 이용하여 화학기상증착방법으로 형성한다.
도2j에 도시한 바와 같이, 상기 제2 하드 마스크막(114)이 형성된 반도체 기판(100)의 전면에 포토레지스트(PR)를 도포한다.
도2k에 도시한 바와 같이, 게이트 영역(G)의 상기 제 2 하드 마스크막(114)이 노출되도록 포토 공정을 이용하여 포토레지스트(PR)를 패터닝한다.
도2l에 도시한 바와 같이, 상기 포토레지스트(PR)를 식각 마스크로 사용하고 건식식각으로 상기 제2 패드 산화막(112)이 노출되도록 상기 제2 하드 마스크막(114)을 식각한다. 또한, 상기 포토레지스트(PR)를 제거한다. 이때, 상기 제2 하드 마스크막(114)은 희생층으로서, 상기 제2 트렌치(T2)의 형성 공정 제거되고, 상기 제1 패드 산화막(102)은 상기 제2 하드 마스크막(114)의 식각 시 식각 저지층으로서 역할을 수행한다.
도2m에 도시한 바와 같이, 상기 제2 하드 마스크막(114)을 식각 마스크로 사용하고 건식 식각으로 상기 반도체 기판(100)이 노출되도록 상기 제2 패드 산화막(112)의 일부를 제거한다.
도2n에 도시한 바와 같이, 상기 제2 하드 마스크막(114) 및 제2 패드 산화막(102)을 식각 마스크층으로 사용하여 상기 반도체 기판(100)의 표면으로부터 소정 깊이까지 식각하여 제2 트렌치(T2)를 형성한다. 마찬가지로, 상기 제2 패드 산화막(112)을 제거하는 BE 공정과, 상기 반도체 기판(100)의 표면을 식각하여 제2 트렌치(T2)를 형성하는 ME 공정은 하나의 식각장치 내에서 반응가스를 달리하여 인시츄로 이루어진다. 여기서, 상기 제2 트렌치는 오픈 임계치수에 따라 깊이 프로파일(Depth profile)이 달라질 수 있기 때문에 일정한 오픈(Open) 임계치수(Critical Demesion)를 갖도록 형성된다. 예컨대, 딥 서브 미크론미터의 디자인 룰 하에서, 상기 제2 트렌치(T2)는 약 700Å 내지 900Å정도의 오픈(Open) 임계치수(Critical dimension)를 갖고, 약 1000Å 내지 1500Å정도의 깊이를 갖도록 형성된다. 도시하지 않았지만, 상기 제2 트렌치(T2)를 형성한 후 등방성 식각 방법의 CDE(Chemical Dry Etching)공정으로 상기 제2 트렌치(T2)의 측벽을 제거하여 소오스 및 드레인 영역을 분리한다. 이때, 상기 등방성 식각 방법은 상기 제2 트렌치(T2) 내부의 반도체 기판(100) 표면을 등방적으로 식각하기 때문에 상기 제2 트렌치(T2)의 측벽뿐 만 아니라, 상기 제2 트렌치(T2)의 깊이를 더 증가시킬 수도 있다. 또한, 상기 제2 트렌치(T2) 하부 및 측벽 일부의 상기 반도체 기판(100)에 불순물을 이온주입하여 불순물 영역을 형성한다. 이때, 상기 불순물 영역은 단채널 효과를 극복하기 위한 채널 조정용 불순물 도핑 영역의 역할을 수행한다.
도2o에 도시된 바와 같이, 상기 제2 트렌치(T2)가 형성된 상기 반도체 기판(100) 상에 열산화 공정을 이용하여 더미 산화막(도시하지 않음)을 형성하여 상기 제2 트렌치(T2) 형성 공정 시 식각 공정에 의한 반도체 기판(100) 표면의 손상을 해소시킬 수 있다. 또한, 상기 반도체 기판(100) 상에 형성된 더미 산화막 및 패드 산화막을 습식으로 제거한다.
도2p에 도시된 바와 같이, 상기 제2 트렌치(T2)가 형성된 반도체 기판(100)에 열산화 공정 또는 화학기상증착 공정을 이용하여 상기 반도체 기판(100)의 전면에 제1 유전막(108)을 약 30Å 내지 50Å정도로 형성한다. 여기서, 상기 제1 유전막(108)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막을 이용하여 형성될 수 있다.
도2q에 도시된 바와 같이, 상기 제1 유전막(108)이 형성된 반도체 기판(100)의 전면에 포토레지스트(PR)를 도포한다.
도 2r에 도시된 바와 같이, 상기 포토레지스트(PR)가 도포된 반도체 기판(100)의 페리 영역(P) 상부의 상기 제1 유전막(108)이 노출되도록 포토레지스트(PR)를 패터닝한다.
도2s에 도시된 바와 같이, 상기 포토레지스트(PR)를 식각마스크로 사용하여 상기 반도체 기판(100)의 표면 및 소자 분리막(106)이 노출되도록 HF, SF6과 같은 식각용액을 이용하여 습식방법으로 상기 제1 유전막(108)을 제거한다. 이후, 상기 포토레지스트(PR)를 제거한다.
도2t에 도시된 바와 같이, 상기 셀 영역(A)에 제1 유전막(108)이 선택적으로 형성된 반도체 기판(100)의 전면에 화학기상증착방법을 이용하여 상기 제1 유전막(108)보다 유전율이 높은 제2 유전막(110)을 약 50Å 내지 100Å정도로 형성한다. 이때, 상기 제2 유전막(110)은 실리콘 산화막보다 유전율이 높고 전기적 절연특성이 높은 Si3N4, Al2O3, TiO3, Ta2
O5, HfO3, ZrO3와 같은 물질 중 적어도 하나 이상을 이용할 수 있다. 따라서, 본 발명의 듀얼 게이트 절연막 형성방법은 실리콘 산화막보다 유전율이 높은 유전막을 이용하여 게이트 절연막을 형성하면서도, 종래의 습식식각 공정의 불안정성 문제를 해결할 수 있을 뿐만 아니라, 실리콘 산화막보다 유전율이 높은 유전막에 대한 습식식각 공정을 수행하지 않고, 상기 유전막을 게이트 절연막으로 사용할 수 있는 장점이 있다. 이후, 상기 제2 유전막(108)이 형성된 반도체 기판(100) 상에 게이트 스택을 형성하여 리세스 구조를 갖는 트랜지스터를 형성한다.
결국, 셀 영역(A)은 상기 제1 유전막(108) 및 제2 유전막(110)이 형성되고, 상기 페리 영역(P)에는 상대적으로 제2 유전막(110)이 형성되기 때문에 상기 셀 영역(A)에는 게이트 절연막의 단차가 높은 고전압용 트랜지스터가 형성될 수 있고, 상기 페리 영역(P)에는 게이트 절연막의 단차가 낮은 저전압용 트랜지스터가 형성 될 수 있다.
따라서, 본 발명의 듀얼 게이트 절연막의 형성방법은 제1 유전막(108)보다 유전율이 높은 제2 유전막(110)을 게이트 절연막으로 사용하여 리세스 구조를 갖는 트랜지스터의 성능을 증가 또는 극대화할 수 있다.
또한, 상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 제공하기 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 물론이다. 예컨대, 사안에 따라 듀얼 게이트 절연막의 형성과정에서, 반도체 기판의 처리 또는 게이트 절연막의 막질 구성이 변경되거나, 제조 공정이 가감될 수 있음은 명백하다.
이상 상술한 바와 같이, 본 발명에 따른 듀얼 게이트 절연막의 형성방법에 있어서, 실리콘 산화막보다 유전율이 높은 유전막을 이용하여 게이트 절연막을 형성하면서도, 종래의 습식식각 공정의 불안정성 문제를 해결할 수 있는 효과가 있다.
또한, 실리콘 산화막보다 유전율이 높은 유전막에 대한 습식식각 공정을 수행하지 않고, 상기 유전막을 듀얼 게이트 절연막으로 사용할 수 있는 효과가 있다.
Claims (23)
- 반도체 기판 상에 일정 두께의 실리콘 산화막 또는 실리콘 산질화막 또는 실리콘 질화막 중 어느 하나로 이루어진 제1 유전막을 형성하는 단계와,상기 반도체 기판에 정의된 제1 영역을 제외한 제2 영역에 형성된 상기 제1 유전막을 제거하는 단계와,상기 제1 영역 및 제2 영역의 전면에 상기 제 1 유전막보다 높은 유전율을 갖는 Si3N4, Al2O3, TiO3, Ta2O5, HfO3, ZrO3 중 적어도 어느 하나 이상으로 이루어진 제2 유전막을 형성하는 단계를 포함함을 특징으로 하는 듀얼 게이트 절연막 형성방법.
- 제 1 항에 있어서,상기 제 1 영역 및 제 2 영역의 경계 부분에 소자 분리막을 형성하는 단계를 더 포함함을 특징으로 하는 듀얼 게이트 절연막 형성방법.
- 제 2 항에 있어서,상기 소자 분리막의 형성 단계는,상기 반도체 기판상에 패드 산화막 및 하드 마스크막을 순차적으로 형성하는 단계와,상기 하드 마스크막상에 포토레지스트를 패터닝하고, 상기 포토레지스트를 식각 마스크로 사용하여 상기 하드 마스크막의 일부를 식각하고, 상기 포토레지스트를 제거하는 단계와,상기 하드 마스크막을 식각 마스크막으로 사용하여 상기 패드 산화막 상기 반도체 기판의 일부를 식각하여 트랜치를 형성하는 단계와,상기 하드 마스크막 및 패드 산화막을 제거하고 열산화 공정을 이용하여 상기 트랜치 내부에 소자분리막을 형성하는 단계와,상기 소자분리막이 형성된 상기 반도체 기판을 평탄하게 형성하는 단계를 포함함을 특징으로 하는 듀얼 게이트 절연막 형성방법.
- 제 3 항에 있어서,상기 패드 산화막은 열산화 방법을 이용하여 형성함을 특징으로 하는 듀얼 게이트 절연막 형성방법.
- 제3 항에 있어서,상기 패드 산화막은 약 300Å 내지 1000Å정도의 두께를 갖도록 형성함을 특징으로 하는 듀얼 게이트 절연막 형성방법.
- 제3 항에 있어서,상기 하드 마스크막은 실리콘 질화막을 이용하여 형성함을 특징으로 하는 듀얼 게이트 절연막 형성방법.
- 제3 항에 있어서,상기 하드 마스크막은 화학기상증착방법을 이용하여 형성함을 특징으로 하는 듀얼 게이트 절연막 형성방법.
- 제3 항에 있어서,상기 하드 마스크막은 약 500Å 내지 2000Å정도의 두께를 갖도록 형성함을 특징으로 하는 듀얼 게이트 절연막 형성방법.
- 제3 항에 있어서,상기 소자 분리막은 실리콘 산화막을 이용하여 형성함을 특징으로 하는 듀얼 게이트 절연막 형성방법.
- 제1 항에 있어서,제 1 유전막은 열산화방법 또는 화학기상증착방법을 이용하여 형성함을 특징으로 하는 듀얼 게이트 절연막 형성방법.
- 제 1 항에 있어서,제 1 유전막은 약 30Å 내지 약 50Å정도의 두께를 갖도록 형성함을 특징으로 하는 듀얼 게이트 절연막 형성방법.
- (삭제)
- 제 1 항에 있어서,상기 제 2 유전막은 화학기상증착방법을 이용하여 형성함을 특징으로 하는 듀얼 게이트 절연막 형성방법.
- (삭제)
- 제 1 항에 있어서,제2 유전막은 약 30Å 내지 약 100Å정도의 두께를 갖도록 형성함을 특징으로 하는 듀얼 게이트 절연막 형성방법.
- 제 1 항에 있어서,상기 제1 영역 상에 형성된 제1 유전막 및 제2 유전막의 두께는 상기 제2 영역 상에 형성된 제2 유전막의 두께보다 더 큰 것을 특징으로 하는 듀얼 게이트 절연막 형성방법.
- 제 1 항에 있어서,상기 제1 영역에는 상기 제1 유전막 및 제2 유전막을 게이트 절연막으로 사용하여 고전압용 트랜지스터를 형성함을 특징으로 하는 듀얼 게이트 절연막 형성방 법.
- 제 1 항에 있어서,상기 제2 영역에는 제2 유전막을 게이트 절연막으로 사용하여 저전압용 트랜지스터를 형성함을 특징으로 하는 듀얼 게이트 절연막 형성방법.
- 반도체 기판 상에 정의된 제1 영역 및 제2 영역에 트렌치를 형성하는 단계와,상기 트렌치가 형성된 반도체 기판 상에 일정 두께의 실리콘 산화막 또는 실리콘 산질화막 또는 실리콘 질화막 중 어느 하나로 이루어진 제 1 유전막을 형성하는 단계와,상기 제2 영역에 형성된 상기 제1 유전막을 제거하는 단계와,상기 제1 영역 및 제2 영역의 전면에 상기 제1 유전막보다 높은 유전율을 갖는 Si3N4, Al2O3, TiO3, Ta2O5, HfO3, ZrO3 중 적어도 어느 하나 이상으로 이루어진 제2 유전막을 형성하는 단계를 포함함을 특징으로 하는 듀얼 게이트 절연막 형성방법.
- 제 19 항에 있어서,상기 트렌치를 형성하는 단계는,상기 반도체 기판 상에 패드 산화막 및 하드 마스크막을 적층하는 단계와,상기 하드 마스크막상에 포토레지스트를 패터닝하고, 상기 포토레지스트를 식각 마스크로 사용하여 상기 하드 마스크막의 일부를 식각하고, 상기 포토레지스트를 제거하는 단계와,상기 하드 마스크막을 식각 마스크막으로 사용하여 상기 패드 산화막을 식각하고, 상기 하드 마스크막 및 패드 산화막을 식각마스크로 사용하여 상기 반도체 기판을 소정 깊이로 식각하여 트랜치를 형성하는 단계를 포함함을 특징으로 하는 듀얼 게이트 절연막 형성방법.
- 제20 항에 있어서,상기 트렌치는 약 700Å 내지 900Å정도의 임계치수를 갖도록 형성함을 특징으로 하는 듀얼 게이트 절연막 형성방법.
- 제20 항에 있어서,상기 트렌치는 약 1000Å 내지 1500Å정도의 깊이를 갖도록 형성함을 특징으로 하는 듀얼 게이트 절연막 형성방법.
- 제20 항에 있어서,상기 트렌치의 형성 단계 후 상기 반도체 기판을 에싱 또는 세정하는 단계를 더 포함함을 특징으로 하는 듀얼 게이트 절연막 형성방법.
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