KR20060128392A - 반도체소자의 소자분리 방법 - Google Patents

반도체소자의 소자분리 방법 Download PDF

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Abstract

본 발명은 트렌치 식각시 발생된 콘 결함에 의한 갭필불량 및 전기적특성 열화를 방지할 수 있는 반도체소자의 소자분리 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 소자분리 방법은 반도체기판 상부에 패드층 패턴을 형성하는 단계, 상기 패드층 패턴을 식각배리어로 상기 반도체기판의 소자분리예정지역을 식각하여 트렌치를 형성하는 단계, 상기 트렌치 형성시 발생된 콘결함을 산화시키는 단계, 상기 산화된 콘결함을 제거하는 단계, 상기 트렌치를 갭필할 때까지 갭필절연막을 형성하는 단계, 및 상기 갭필절연막을 평탄화하여 소자분리막을 형성하는 단계를 포함한다.
소자분리, 콘결함, 산화, 퍼니스어닐, 습식분위기

Description

반도체소자의 소자분리 방법{METHOD FOR ISOLATION IN SEMICONDUCTOR DEVICE}
도 1은 종래기술에 따른 STI 공정을 이용한 반도체소자의 소자분리방법을 개략적으로 도시한 도면,
도 2는 종래기술에 따른 콘결함이 발생된 상태를 도시한 평면도,
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체소자의 소자분리 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 패드산화막
23 : 패드질화막 24 : ISO 마스크
25 : 트렌치 25a : 콘결함
25b, 25c : 실리콘산화막 26 : 소자분리막
본 발명은 반도체 제조 기술에 관한 것으로, 특히 STI 공정을 이용한 반도체소자의 소자분리 방법에 관한 것이다.
일반적으로 반도체 장치의 소자분리공정(Isolation; ISO)은 LOCOS(Local Oxidation of Silicon) 또는 PGI(Profiled Grove Isolation) 등과 같은 통상적인 소자 분리 방법을 이용하여 반도체기판의 소정 부분에 필드절연막을 형성하여 활성영역을 한정하는 필드영역을 형성한다. 그러나, LOCOS 방법은 공정이 단순하고, 넓은 부위와 좁은 부위를 동시에 분리할 수 있다는 장점을 갖고 있지만, 측면산화에 의한 새부리(Bird's beak)가 형성되어 소자 분리 영역의 폭이 넓어져서 소오스/드레인 영역의 유효 면적을 감소시킨다. 또한, 필드산화막 형성시 산화막의 가장자리에 열 팽창계수의 차이에 따른 응력이 집중됨으로써, 실리콘 기판에 결정 결함이 발생하여 누설전류가 많은 단점이 있다.
최근에 반도체소자의 집적도가 증가함에 따라 디자인 룰이 감소하고, 따라서 반도체소자와 반도체소자를 분리하는 소자분리막의 크기도 같은 스케일(scale)만큼 축소되어 통상의 LOCOS, PBL 등과 같은 소자 분리 방법은 그 적용이 한계에 이르게 되었다.
이를 해결하기 위해 도입된 기술이 STI(Shallow Trench Isolation) 방법이다.
도 1은 종래기술에 따른 STI 공정을 이용한 반도체소자의 소자분리방법을 개략적으로 도시한 도면이다.
도 1을 참조하면, 반도체기판(11) 상에 패드산화막(12)과 패드질화막(13)을 적층한 후, ISO 마스크(도시 생략)를 이용하여 패드질화막(13)을 식각한 후, 패드질화막을 식각배리어로 패드산화막(12)과 반도체기판(12)의 소자분리예정지역을 식각하여 소자분리를 위한 트렌치(14)를 형성한다.
후속 공정으로, 트렌치(14)를 갭필하도록 전면에 갭필절연막을 증착한 후 패드질화막이 노출될때까지 CMP 공정을 진행하여 소자분리막을 형성한다.
그러나, 종래기술은 트렌치(14) 형성시 트렌치(14)의 내부에 콘 형상의 결함(Corn defect, 14a)이 발생되는 문제가 있다. 이러한 콘 결함(14a)은 패드질화막 (13) 및 반도체기판(11)의 식각시에 발생하는 폴리머에 의해 반도체 기판(11)이 식각되지 않아 발생한다. 즉, 트렌치(14)가 형성되어야 하는 지역에서 반도체기판(11)의 언에치(Unetch)가 발생됨에 따라 콘 결함(14a)이 생성된다.
도 2는 종래기술에 따른 콘결함이 발생된 상태를 도시한 평면도로서, 갭필절연막으로 트렌치를 갭필한 후에 패드질화막 스트립을 진행하고, 갭필 여부를 확인하기 위해 습식딥을 하여 갭필절연막을 일부 제거한 후의 사진이다.
도 2와 같은 콘 결함은 갭필절연막의 갭필 불량을 초래하며, 전기적 특성의 열화를 발생시킨다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 트렌치 식각시 발생된 콘 결함에 의한 갭필불량 및 전기적특성 열화를 방지할 수 있는 반도체소자의 소자분리 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 소자분리 방법은 반도체기판 상부에 패드층 패턴을 형성하는 단계, 상기 패드층 패턴을 식각배리어로 상기 반도체기판의 소자분리예정지역을 식각하여 트렌치를 형성하는 단계, 상기 트렌치 형성시 발생된 콘결함을 산화시키는 단계, 상기 산화된 콘결함을 제거하는 단계, 상기 트렌치를 갭필할 때까지 갭필절연막을 형성하는 단계, 및 상기 갭필절연막을 평탄화하여 소자분리막을 형성하는 단계를 포함하는 것을 특징으로 하며, 상기 콘결함을 산화시키는 단계는 퍼니스 어닐로 진행하는 것을 특징으로 하고, 상기 퍼니스어닐은, 습식분위기에서 진행하는 것을 특징으로 하며, 상기 퍼니스어닐은, 800℃∼900℃ 온도에서 H2/O2 분위기로 20분∼30분동안 진행하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3e는 본 발명의 실시예에 따른 반도체소자의 소자분리 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체 기판(21) 상에 패드산화막(22)과 패드질 화막(23)을 순차적으로 형성한다. 여기서, 패드질화막(23)은 이후의 식각 저지막의 역할을 하고 또한 이후의 화학적기계적연마(CMP) 공정시 연마 스톱층(stop layer)의 역할도 한다. 바람직하게 패드산화막(22)은 50Å∼300Å 정도의 두께를 갖는 실리콘산화막(SiO2)이고, 패드질화막(23)은 300Å∼1000Å 정도의 두께를 가지는 실리콘질화막(Si3N4)이다.
다음에, 패드질화막(23) 상에 감광막을 도포하고 노광 및 현상으로 패터닝하여 소자분리영역을 정의하는 ISO 마스크(24)을 형성한 후, ISO 마스크(24)를 식각마스크로 이용하여 패드질화막(23) 및 패드산화막(22)을 순차적으로 식각한다.
도 3b에 도시된 바와 같이, 전술한 바와 같이 패드질화막(23) 식각 공정을 진행한 후에 ISO 마스크(24)를 스트립하는데, 스트립 공정은 산소 플라즈마를 이용한다.
다음으로, 패드질화막(23)을 식각마스크로 이용하여 반도체 기판(21)의 소자분리예정지역을 소정 깊이로 식각하여 소자분리를 위한 트렌치(25)를 형성하는 공정을 진행한다. 트렌치(25)를 형성하는 반도체 기판(21) 식각 공정은 HBr 또는 Cl2를 이용한다.
위와 같은 트렌치(25) 형성시에 트렌치(25)의 내부에 콘 결함(25a)이 발생되는 것을 피할 수 없다.
이러한 콘 결함(25a)이 실리콘물질이므로 본 발명은 콘 결함(25a)을 산화시켜 산화막으로 바꾸고, 이 산화막으로 바뀐 콘 결함을 습식딥을 통해 제거한다.
도 3c에 도시된 바와 같이, 퍼니스에서 습식 어닐을 진행하여 콘 결함(25a)을 산화시켜 실리콘산화막(25b)으로 바꾼다. 즉, 습식분위기에서 퍼니스어닐을 진행하며, 이러한 퍼니스어닐 진행시에 트렌치의 표면도 산화되어 실리콘산화막(25c)이 형성된다.
여기서, 참고로 트렌치 형성후에는 트렌치의 표면을 매끄럽게 하면서 트렌치 형성시 반도체기판이 받은 식각손상(Etch damage)을 제거하기 위하여 후처리 공정을 진행하는데, 본 발명은 후처리 공정 대신 퍼니스에서 습식 어닐을 진행하여 콘 결함 및 트렌치의 표면을 산화시킨다.
그리고, 습식 어닐을 이용하는 이유는 실리콘 물질인 콘 결함을 쉽게 실리콘산화막으로 바꾸기 위함이다.
위와 같은 퍼니스에서 진행하는 습식어닐은 800℃∼900℃ 온도에서 H2/O2 분위기로 20분∼30분동안 진행한다.
한편, 콘결함을 산화시키기 위한 습식어닐은 퍼니스방법외에도 O2 플라즈마로 진행할 수 있고, O2/H2O 분위기에서 급속열처리(Rapid Thermal Anneal)로도 가능하다.
도 3d에 도시된 바와 같이, 습식 딥(wet dip) 공정을 진행하여 실리콘산화막들(25b, 25c)을 제거한다. 이때, 습식 딥 공정은 BOE 용액 또는 HF 용액을 이용한다.
이러한 습식 딥 공정이 진행된 후에 트렌치(25)의 표면은 매우 매끄럽게 되 고, 콘결함이 제거되어 후속 갭필절연막이 갭필이 용이해진다.
도 3e에 도시된 바와 같이, 콘결함이 제거된 트렌치(25)를 갭필할 때까지 갭필절연막을 증착한 후, 패드질화막(23)의 표면이 드러날때까지 화학적기계적연마(CMP)를 통해 갭필절연막을 평탄화하여 트렌치에 매립되는 소자분리막을 형성한다.
계속해서, 패드질화막(23)을 인산(H3PO4)과 같은 습식용액을 이용하여 제거하고, BOE 용액 또는 HF 용액을 이용하여 패드산화막(22)을 제거한다.
상술한 실시예에 따르면, 콘 결함을 제거한 상태에서 갭필절연막을 증착하므로 갭필불량이 근본적으로 발생되지 않고, 또한 전도성의 콘결함이 존재하지 않으므로 전기적 특성이 우수해진다.
상술한 실시예에서는 콘 결함을 산화시키기 위하여 퍼니스어닐공정의 습식어닐을 이용하였으나, 습식어닐 이외의 다른 방법도 가능하고, 또한 트렌치의 표면을 매끄럽게 하기 위한 목적과 콘결함을 제거할 목적으로 퍼니스어닐공정을 동일하게 적용할 수도 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 트렌치 식각시 발생된 콘결함을 제거하므로써 갭필불량을 억제할 수 있고, 또한 전도성의 콘결함을 제거하므로 소자의 전기적 특성을 향상시킬 수 있는 효과가 있다.

Claims (7)

  1. 반도체기판 상부에 패드층 패턴을 형성하는 단계;
    상기 패드층 패턴을 식각배리어로 상기 반도체기판의 소자분리예정지역을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 형성시 발생된 콘 결함을 산화시키는 단계;
    상기 산화된 콘결함을 제거하는 단계;
    상기 트렌치를 갭필할 때까지 갭필절연막을 형성하는 단계; 및
    상기 갭필절연막을 평탄화하여 소자분리막을 형성하는 단계
    를 포함하는 반도체소자의 소자분리 방법.
  2. 제1항에 있어서,
    상기 콘결함을 산화시키는 단계는,
    퍼니스 어닐로 진행하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
  3. 제2항에 있어서,
    상기 퍼니스어닐은, 습식분위기에서 진행하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
  4. 제3항에 있어서,
    상기 퍼니스어닐은,
    800℃∼900℃ 온도에서 H2/O2 분위기로 20분∼30분동안 진행하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
  5. 제1항에 있어서,
    상기 산화된 콘결함을 제거하는 단계는,
    습식 딥 공정으로 진행하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
  6. 제5항에 있어서,
    상기 습식딥 공정은, BOE 용액 또는 HF 용액을 이용하는 것을 특징으로 하는 반도체소자의 소자분리 방법.
  7. 제1항에 있어서,
    상기 콘결함을 산화시키는 단계는,
    O2 플라즈마 또는 급속열처리 방법으로 진행하는 반도체소자의 소자분리 방법.
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* Cited by examiner, † Cited by third party
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WO2022241064A1 (en) * 2021-05-13 2022-11-17 Texas Instruments Incorporated Shallow trench isolation processing with local oxidation of silicon

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