KR100634430B1 - 반도체소자의 소자분리막 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 소자분리막 형성방법에 관한 것으로, 반도체소자의 전기적 특성을 향상시키기 위하여, 패드산화막을 측면식각하고 산화공정을 실시한 다음, 표면에 질화막을 형성하고 트렌치를 매립하는 소자분리용 산화막을 형성한 다음, 평탄화식각 공정 및 세정 공정으로 트렌치 상측이 라운딩되고 모우트 ( moat ) 현상이 없는 소자분리막을 형성함으로써 반도체소자의 누설전류 특성을 향상시키고 결함이 유발되는 원인을 제거하여 반도체소자의 특성 및 신뢰성을 향상시키는 기술이다.

Description

반도체소자의 소자분리막 형성방법{Method for forming field oxide of semiconductor devices}

도 1a 내지 도 1h 는 종래기술에 따른 반도체소자의 소자분리막 형성방법을 도시한 단면도.

도 2a 내지 도 2i 는 본 발명의 실시예에 따른 반도체소자의 소자분리막 형성방법을 도시한 단면도.

본 발명은 반도체소자의 소자분리막 형성방법에 관한 것으로, 특히 소자분리막의 모우트 ( moat ) 현상을 방지하여 게이트산화막의 씨닝 ( thinning ) 현상을 방지할 수 있도록 하는 기술에 관한 것이다.

고집적화라는 관점에서 소자의 집적도를 높이기 위해서는 각각의 소자 디맨젼 ( dimension ) 을 축소하는 것과, 소자간에 존재하는 분리영역 ( isolation region ) 의 폭과 면적을 축소하는 것이 필요하며, 이 축소정도가 셀의 크기를 좌우한다는 점에서 소자분리기술이 메모리 셀 사이즈 ( memory cell size ) 를 결정하는 기술이라고 할 수 있다.

소자분리절연막을 제조하는 종래기술로는 절연물 분리방식의 로코스 ( LOCOS : LOCal Oxidation of Silicon, 이하에서 LOCOS 라 함 ) 방법, 실리콘기판상부에 산화막, 다결정실리콘층, 질화막 순으로 적층한 구조의 피.비.엘. ( Poly - Buffed LOCOS, 이하에서 PBL 이라 함 ) 방법, 기판에 홈을 형성한 후에 절연물질로 매립하는 트렌치 ( trench ) 방법 등이 있다.

그러나, 상기 LOCOS 방법으로 소자분리산화막을 미세화 할 때 공정상 또는 전기적인 문제가 발생한다. 그 중의 하나는, 소자분리절연막만으로는 전기적으로 소자를 완전히 분리할 수 없다는 것이다.

그리고, 상기 PBL 을 사용하는 경우, 필드산화시에 산소의 측면확산에 의하여 버즈빅이 발생한다. 즉, 활성영역이 작아져 활성영역을 효과적으로 활용하지 못하며, 필드산화막의 두께가 두껍기 때문에 단차가 형성되어 후속공정에 어려움을 준다. 그리고, 기판상부의 다결정실리콘층으로 인하여 필드산화시 기판내부로 형성되는 소자분리절연막이 타기법에 비하여 상대적으로 작기 때문에 타기법에 비해 신뢰성을 약화시킬 수 있다.

이상에서 설명한 LOCOS 방법과 PBL 방법은 반도체기판 상부로 볼록한 소자분리절연막을 형성하여 단차를 갖게 됨으로써 후속공정을 어렵게 하는 단점이 있다.

이러한 단점을 해결하기 위하여, 반도체기판을 식각하여 트렌치를 형성하고 상기 트렌치를 매립한 다음, CMP 방법을 이용하여 상부면을 평탄화시키고 후속공정을 평탄화시킴으로써 후속공정을 용이하게 실시할 수 있도록 하였다.

도 1a 내지 도 1h 는 종래기술에 따른 반도체소자의 소자분리막 형성방법을 도시한 단면도이다.

도 1a를 참조하면, 반도체기판(11) 상부에 패드산화막(13)을 형성하고, 상기 패드산화막(13) 상부에 패드질화막(15)을 형성한다.

도 1b 및 도 1c 를 참조하면, 상기 패드 질화막(15) 상부에 소자분리마스크를 이용한 노광 및 현상 공정으로 감광막패턴(17)을 형성한다.

그 다음, 상기 감광막패턴(17)을 마스크로 하여 상기 패드질화막(15)과 패드산화막(13) 및 일정두께의 반도체기판(11)을 식각하여 상기 반도체기판에 트렌치(19)를 형성한다.

도 1d를 참조하면, 상기 감광막패턴(17)을 제거하고, 상기 트렌치(19) 표면에 산화막(21)을 형성한다. 이때, 상기 산화막(21)은 습식 방법의 희생산화 공정으로 형성한 것이다.

상기 희생산화 공정은 상기 트렌치(19) 측벽 상부를 라운딩시키는 역할도 한다.

도 1e를 참조하면, 상기 트렌치(19)를 매립하는 HDP 산화막(23)을 전체표면상부에 형성한다.

도 1f를 참조하면, 상기 HDP 산화막(23)을 치밀화시키기 위하여 질소가스(25) 분위기에서 어닐링한다.

도 1g를 참조하면, 상기 패드질화막(15)이 노출되도록 평탄화식각한다. 이때, 상기 평탄화식각공정은 화학기계연마 ( chemical mechanical polishing, 이하에서 CMP 라 함 ) 공정으로 실시한다.

그 다음, 상기 패드질화막(15)을 제거한다. 이때, 상기 패드질화막(15)은 인산용액을 이용한 습식방법으로 제거한다.

도 1h를 참조하면, 상기 패드산화막(13)을 HF 용액을 이용한 세정공정으로 제거하여 소자분리막(27)을 형성한다. 이때, 상기 세정공정시 ⓐ 형태와 같은 모우트 ( moat ) 가 형성된다.

상기 모우트는 접합 누설전류 특성을 열화시키고 후속 공정으로 형성되는 폴리실리콘이나 기타의 박막들이 식각될 때 스트링거 ( stringer ) 형태로 존재하게 되어 후속 공정의 결함 소오스로 작용하게 된다.

이상에서 설명한 바와 같이 종래기술에 따른 반도체소자의 소자분리막 형성방법은, 소자분리막과 활성영역의 경계부에 모우트가 형성되어 후속 공정으로 후속 공정인 증착 및 식각 공정시 스트링거를 유발시킴으로써 결함 소오스를 제공하게 되어 반도체소자의 특성 및 신뢰성을 저하시키고 그에 따른 반도체소자의 고집적화를 어렵게 하는 문제점이 있다.

본 발명의 상기한 종래기술의 문제점을 해결하기 위하여, 트렌치의 측벽 상측을 라운딩시키고 모우트가 형성되지 않도록 하여 누설전류 특성을 향상시키고 스트링거에 의한 소자의 특성 열화를 방지할 수 있도록 하는 반도체소자의 소자분리막 형성방법을 제공하는데 그 목적이 있다.

이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 소자분리막 형성방법은,
패드산화막 및 패드질화막의 적층구조가 형성된 반도체기판에 트렌치를 형성하는 공정과,
상기 패드산화막을 소정깊이 측면식각하는 공정과,
상기 트렌치의 측벽 상측에 산소 불순물을 임플란트하는 공정과,
상기 반도체기판의 표면을 소정두께로 산화시켜 상기 트렌치 측벽 상측을 라운딩시키는 공정과,
전체표면상부에 질화막을 소정두께 형성하고 상기 트렌치를 매립하는 소자분리용 산화막을 형성하는 공정과,
상기 패드산화막을 노출시키는 평탄화식각공정을 실시하는 공정과, 및

상기 패드산화막을 세정하여 제거하고 HNO3 용액을 이용하여 상기 소자분리용 산화막 측벽의 질화막을 제거하는 공정을 포함하는 것과,

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상기 소자분리용 산화막은 HDP 산화막인 것과,

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상기 소자분리용 산화막의 형성공정후 질소가스 분위기에 어닐링하는 공정을 더 실시하되, 상기 어닐링 공정은 850 ∼ 950 ℃ 의 온도에서 5 ∼ 15 분 동안 실시하는 것을 특징으로 한다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 2a 내지 도 2i 는 본 발명의 실시예에 따른 반도체소자의 소자분리막 형성방법을 도시한 단면도이다.

도 2a를 참조하면, 반도체기판(31) 상부에 패드산화막(33)을 형성하고, 상기 패드산화막(33) 상부에 패드질화막(35)을 형성한다.

이때, 상기 패드산화막(33)은 90 ∼ 110 Å 두께로 형성하고 상기 패드질화막(35)은 1300 ∼ 1700 Å 의 두께로 형성한 것이다.

도 2b 를 참조하면, 상기 패드 질화막(35) 상부에 소자분리마스크를 이용한 노광 및 현상 공정으로 감광막패턴(37)을 형성한다.

그 다음, 상기 감광막패턴(37)을 마스크로 하여 상기 패드질화막(35)과 패드산화막(33) 및 일정두께의 반도체기판(31)을 식각하여 상기 반도체기판에 트렌치(39)를 형성한다.

도 2c를 참조하면, 상기 감광막패턴(37)을 제거하고, HF 용액을 이용하여 상기 패드산화막(33)을 소정두께 측면식각함으로써 ⓑ 부분과 같은 형태로 형성한다. 이때, 상기 측면식각공정은 이웃하는 물질과의 식각선택비 차이를 이용하여 80 ∼ 120 Å 깊이만큼 식각한 것이다.

그 다음, 상기 ⓑ 부분의 트렌치(39) 측벽 상측에 산소 불순물을 임플란트한다.

도 2d를 참조하면, 반도체기판(31)을 습식 방법으로 산화시켜 200 ∼ 300 Å 정도의 두께로 산화막(41)을 형성하는 공정으로 상기 트렌치(39) 측벽 상측을 라운 딩시킨다. 이때, 상기 산화 공정은 퍼니스에서 실시한 것이다.

도 2e를 참조하면, 상기 트렌치(39)를 포함한 전체표면상부에 질화막(43)을 소정두께 형성한다. 이때, 상기 질화막(43)은 LPCVD 방법으로 40 ∼ 60 Å 두께만큼 형성한 것이다.

도 2f 및 도 2g 를 참조하면, 상기 트렌치(39)를 포함한 전체표면상부에 HDP 산화막(45)을 형성하고 질소가스(47) 분위기에서 어닐링 공정을 실시한다.

이때, 상기 HDP 산화막(45)은 5000 ∼ 6000 Å 두께로 형성한 것이다.

상기 어닐링 공정은 850 ∼ 950 ℃ 의 온도에서 5 ∼ 15 분 동안 실시한 것이다.

도 2h를 참조하면, 상기 HDP 산화막(45) 및 패드질화막(35)을 CMP 방법으로 평탄화식각한다.

도 2i를 참조하면, 상기 패드산화막(33)을 HF 용액을 이용한 세정공정으로 제거하고, HNO3 용액을 이용한 세정 공정으로 상기 HDP 산화막(45)의 표면으로 노출된 질화막(43)을 제거하여 소자분리막(49)을 형성한다.

이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 소자분리막 형성방법은, 트렌치 측벽 상측을 라운딩시켜 누설 전류 특성을 향상시키고 모우트가 형성되지 않도록 하여 반도체소자의 후속 공정을 용이하게 하고 그에 따른 특성 열화를 방지할 수 있어 반도체소자의 특성 및 신뢰성을 향상시키는 효과를 제공한다.

아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라 면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (7)

1. 삭제
2. 삭제
3. 삭제
4. 패드산화막 및 패드질화막의 적층구조가 형성된 반도체기판에 트렌치를 형성하는 공정과,

   상기 패드산화막을 소정깊이 측면식각하는 공정과,

   상기 트렌치의 측벽 상측에 산소 불순물을 임플란트하는 공정과,

   상기 반도체기판의 표면을 소정두께로 산화시켜 상기 트렌치 측벽 상측을 라운딩시키는 공정과,

   전체표면상부에 질화막을 소정두께 형성하고 상기 트렌치를 매립하는 소자분리용 산화막을 형성하는 공정과,

   상기 패드산화막을 노출시키는 평탄화식각공정을 실시하는 공정과, 및

   상기 패드산화막을 세정하여 제거하고 HNO3 용액을 이용하여 상기 소자분리용 산화막 측벽의 질화막을 제거하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
5. 제 4 항에 있어서,

   상기 소자분리용 산화막은 HDP 산화막인 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
6. 제 4 항에 있어서,

   상기 소자분리용 산화막의 형성공정후 질소가스 분위기에 어닐링하는 공정을 더 실시하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.
7. 제 6 항에 있어서,

   상기 어닐링 공정은 850 ∼ 950 ℃ 의 온도에서 5 ∼ 15 분 동안 실시하는 것을 특징으로 하는 반도체소자의 소자분리막 형성방법.

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