TWI469256B - 一種形成雙鑲嵌結構的方法 - Google Patents
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Description
本發明係關於一種形成雙鑲嵌結構的方法。特定言之,本發明係關於一種經由計算週期參數以形成雙鑲嵌結構的方法。
在半導體製程技術中,需要使用金屬來形成元件之間的內連線。過去曾經使用鋁來作為元件之間內連線的材料。然而,隨著元件的特徵尺寸日益縮小,以及具有明顯的電致遷移(electromigration)行為,使用鋁來作為元件之間內連線的材料已漸感不敷需求。銅因為具有比鋁更低的電阻、較佳的電阻-電容延遲時間(RC delay time)以及較低的電致遷移行為,目前的趨勢普遍使用銅以取代鋁作為元件之間內連線的材料。
銅導線之所以會被相中可以取代鋁,除了銅本身有較低的電阻率,最主要的原因是有比鋁更高的熔點和較高的熱傳導係數,可以以化學氣相沉積加上物理氣相沉積回流之乾式製程或是先以物理氣相沉積晶種層再電鍍的濕式製程等方式成長薄膜,所以在後續世代的多層金屬連線上備受矚目。
但是使用銅來取代鋁作為元件之間內連線的材料,還存在著與傳統鋁製程嚴重不相容的問題-那就是不能再使用習知圖案化鋁導線的方法來圖案化銅導線。一方面,由於銅無法形成高揮發性的氯化物,所以銅製程無法使用傳統上應用在鋁製程的乾蝕刻技術。另一方面,銅的濕蝕刻則有嚴重的底切(under-cut)情形,而且線寬越小越嚴重。所以目前唯一實際用在生產線上的方法是銅鑲嵌(Damascene)製程。
鑲嵌製程於是改為將銅直接沉積在預先定義有溝渠(trench)與通孔(via)等開口的介電層中,通常是使用微影加上蝕刻的方式將溝渠與通孔等開口定義於介電層中。一方面,鑲嵌製程可以分成單鑲嵌製程或雙鑲嵌製程。單鑲嵌製程是只要形成溝渠或通孔之其中一者,而雙鑲嵌製程是要將溝渠與通孔一起堆疊形成在同一個位置上。另一方面,鑲嵌技術若依介電層之乾蝕刻方式的不同來分類的話,目前大致上可分為溝渠優先(trench first)與通孔優先(via first)等多種變化。
第1-5圖例示先前技藝中形成雙鑲嵌結構方法的一實施方式。例如,若以形成通孔的鑲嵌製程為例。首先提供基材101,基材101中已經預先形成有一金屬層102。基材101上則有一層厚度為A的層間介電層103。其次,要
在層間介電層103中形成鑲嵌結構用的通孔,作為與金屬層102電連接的管道。形成鑲嵌結構用的通孔的方法是,如第2圖所示,先在層間介電層103上形成光阻層104,然後如第3圖所示,再圖案化光阻層104形成圖案開口105。之後,使用圖案化光阻層104作為蝕刻遮罩進行層間介電層103的蝕刻,而在層間介電層103中建立出暴露基材的通孔106。應注意,由於在蝕刻層間介電層103的過程中亦會消耗光阻,因此光阻104在第3圖與第4圖中的厚度不同。
雖然進行層間介電層的蝕刻確實會移除部份的層間介電層103,但是由於高寬比(aspect ratio)增加、微影、蝕刻技術上的障礙,並不是所有蝕刻出來的通孔106都會暴露出基材101。一但通孔106不能暴露出基材101,如第4圖所示,即使後續將銅等導體順利填入通孔106中也不能與金屬層102形成有效的金屬內連線結構107,這樣會導致半導體元件間缺乏電連結而失效,如第5圖所示。
於是急需一種形成雙鑲嵌結構的方法,使得在進行層間介電層的蝕刻過程中可以將通孔中所有的層間介電層材料使用蝕刻徹底移除乾淨,而形成有效的金屬內連線結構,以確保半導體元件間都具有良好的電連結。
本發明於是提出一種形成雙鑲嵌結構的方法。在本發明形成雙鑲嵌結構的方法中,經由將週期參數納入考量使得在進行層間介電層的蝕刻過程中,可以將通孔中所有的層間介電層材料經由蝕刻方法徹底移除乾淨,而形成有效的金屬內連線結構。
本發明首先提出一種形成雙鑲嵌結構的方法。一開始,提供一基材,於基材上依序安排有蝕刻停止層與層間介電層,且層間介電層具有一厚度A。其次,將層間介電層圖案化以形成第一開口。然後,於層間介電層上形成光阻層,光阻層具有一厚度B。接著,藉由一光源圖案化此光阻層。繼之,藉由此圖案化光阻層再次圖案化層間介電層,以建立位於第一開口上方之第二開口而形成一雙鑲嵌結構,其中該光源具有一週期參數C,且(A+B)/C≒X/2,X為一奇數。
本發明其次提出一種形成雙鑲嵌結構的方法。首先,提供一基材,於基材上依序安排有蝕刻停止層與層間介電層,其中層間介電層具有一厚度A。其次,將層間介電層圖案化以形成第一開口。接著,於層間介電層上形成光阻層,其中之光阻層具有一厚度B。然後,於光阻層上形成頂抗反射層。繼續,藉由一光源圖案化光阻層還有頂抗反
射層。接下來,利用圖案化之光阻層及頂抗反射層而圖案化層間介電層,以建立位於第一開口上方之第二開口而形成雙鑲嵌結構,其中之光源具有一週期參數C,且(A+B)/C≒N,N為一自然數。
本發明進一步提出一種決定光阻層厚度的方法。在本發明決定光阻層厚度的方法中,經由將週期參數納入考量,可以確保在進行蝕刻的過程前已經預先正確估計出光阻層的厚度。經由本發明的方法,使得蝕刻步驟完成時,蝕刻的操作確實有達成正確的預期蝕刻深度。
本發明於是提出一種決定光阻層厚度的方法。首先,提供基材,其中蝕刻停止層與層間介電層依序位於基材上,而且層間介電層具有一厚度A。其次,將層間介電層圖案化以形成第一開口。接著,於層間介電層上形成光阻層,其中之光阻層具有一厚度B。繼續,藉由一光源圖案化光阻層。接著,利用圖案化光阻層而圖案化層間介電層,以建立位於第一開口上方之一第二開口,其中光源具有一週期參數C,使得B≒(C*X-2A)/2,X為一奇數。
本發明再提出一種決定光阻層厚度的方法。首先,提供基材,其中蝕刻停止層與層間介電層依序位於基材上,而且層間介電層具有一厚度A。其次,將層間介電層圖案
化以形成第一開口。接著,於層間介電層上形成光阻層,其中之光阻層具有一厚度B。然後,於光阻上形成頂抗反射層。再來,藉由一光源圖案化光阻層還有頂抗反射層。繼之,利用圖案化光阻層而圖案化層間介電層,以建立位於第一開口上方之第二開口,其中之光源具有一週期參數C,且B≒C*N-A,N為一自然數。
於本發明形成雙鑲嵌結構以及決定光阻層厚度的方法中,經由將曝光光源具有的週期參數納入考量,使得在進行層間介電層的蝕刻過程中,可以達成正確的蝕刻深度,於是可以將通孔中所有的層間介電層材料經由蝕刻方法徹底移除乾淨,而形成有效的金屬內連線結構,以確保半導體元件間都具有良好的電連結。
本發明提供一種形成雙鑲嵌結構的方法暨決定光阻層厚度的方法。於本發明形成雙鑲嵌結構以及決定光阻層厚度的方法中,由於將曝光光源具有的週期參數納入考量,以便在進行蝕刻的過程前已經預先正確估計出光阻層的厚度。因此在進行後續的蝕刻過程中,可以達成正確的蝕刻深度,並且能夠將通孔中的所有的光阻層及層間介電層材料分別經由曝光與蝕刻方法徹底移除乾淨,而形成有效的金屬內連線結構,以確保半導體元件間都具有良好的
電連結。
本發明首先提供一種形成雙鑲嵌結構的方法。第6-11圖例示本發明形成雙鑲嵌結構方法的一較佳實施例。如第6圖所示,提供基材201。基材201上依序安排有蝕刻停止層210與層間介電層220。基材201可以為半導體基材,例如矽基材或絕緣層上覆矽(SOI),或為已具有至少一層金屬內連線層之半導體基材。蝕刻停止層210可以是與基材201和層間介電層220不同之材料,例如氮化矽、碳化矽、氮氧化矽、氮化鈦、金屬所組成之群組。如果蝕刻停止層210是氮化物或碳化物時,層間介電層220可以包含矽氧化物或低介電常數材料。層間介電層220亦可以包含一複合結構。例如,層間介電層220是厚度在數千埃間、由氧化矽、含氟氧化矽(SiOF)、SiLK、磷矽玻璃(PSG)、硼磷矽玻璃(BPSG)、四乙氧矽烷(TEOS)、氟矽玻璃(FSG)與矽氧化物等材料所組成之複合結構層。
其次,如第7圖所示,將層間介電層220圖案化以形成第一開口221,較佳者,第一開口221即為雙鑲嵌結構中之通孔。形成第一開口221的方法可以是,先使用一光阻(圖未示)覆蓋層間介電層220,然後經由微影方法圖案化光阻(圖未示),再以光阻(圖未示)作為蝕刻遮罩,以蝕刻方式在層間介電層220中形成第一開口221,最後
去除光阻。
應注意,一般而言有第一開口221的深度不觸及蝕刻停止層210或觸及蝕刻停止層210的兩種作法。本發明之圖示雖然僅顯示第一開口221的深度不觸及蝕刻停止層210的作法,但本發明包含上述兩種作法。如第8圖所示,在第一開口深度觸及蝕刻停止層的作法中,光阻欲被曝開的總厚度即為A+B。另一方面,在第一開口深度並未觸及蝕刻停止層的作法中,光阻欲被曝開的總厚度即為(第一開口的深度+B)。
然後,要形成雙鑲嵌結構中的溝渠222,即第二開口,同時一併讓第一開口221繼續深入層間介電層220而暴露出蝕刻停止層210。形成雙鑲嵌結構中溝渠222的方式,例如,先於層間介電層220上形成光阻層230,較佳會填滿第一開口221,然後經由微影方法圖案化光阻層230,使得光阻層230具有光阻開口231。光阻開口231不但暴露出第一開口221,更重要的是還定義出溝渠222的輪廓,如第8圖所示。
然而,如前所述,本領域技藝人士所遭遇的問題是,雖然使用光阻層230作為蝕刻遮罩,再次進行層間介電層220的蝕刻確實會繼續移除部份的層間介電層220,但是由
於技術上的障礙,並不是所有蝕刻出來的通孔都會暴露出蝕刻停止層210。
第9圖例示為了完成微影製程,光阻總厚度與完全曝開光阻所需之最小能量間之週期性的關連性。在根據實驗做出此關連圖後,由特定的光阻厚度可自圖中找出完全曝開此特定厚度光阻所需的最小能量;若施行微影過程中所使用之曝光能量低於此所需的最小能量,則無法將光阻完全曝開而造成光阻殘留在層間介電層220的表面,進而造成殘留光阻阻擋後續蝕刻的問題。觀察第9圖,完全曝開光阻所需之最小能量會隨著微影時的光阻總厚度形成週期性的變化。而變化的週期則與曝光光源之波長有關。於此稱呼變化的週期為曝光光源之週期參數C。光源決定週期參數C。
為了使得蝕刻步驟能夠成功移除所有的材料而暴露出蝕刻停止層210,本案之發明人建議選擇第9圖中曲線之相對低點作為光阻總厚度(T)的參考值。由於光阻總厚度(T)與曝光光源之週期參數C之間有半奇數倍(X/2)的關係,因此:T=C*X/2
此外,請參考第8圖,在微影過程中,由於塗佈之光
阻會填入第一開口221中,因此在第一開口處受到曝光之光阻總厚度(T)應該為層間介電層220的厚度(A)與光阻層230的厚度(B)的總和,也就是:T=A+B
所以
A+B≒C*X/2
(A+B)/C≒X/2
在選擇了適當的曝光光源後,也就是曝光光源之週期參數C確定,加上層間介電層220的厚度已知,因此可以據此找出光阻層230的最佳厚度,以使得蝕刻完成時蝕刻停止層210會暴露出來。例如,在使用I-line為曝光之光源時,光阻層230的厚度誤差可以是在推算出之最佳厚度之正負180Å之間。此等誤差範圍通常與曝光光源之波長有關,而僅為例示之用。目前製程機臺可以達成20Å以下之誤差範圍,因此光阻層230可以得到預期之厚度。
在決定了光阻層230的最佳厚度後,即可使用光阻層230作為蝕刻遮罩,以蝕刻方式在層間介電層220中形成第二開口222,如第10圖所示。
在完成了第二開口222後,便可以使用例如乾蝕刻或濕蝕刻的方式來移除暴露出的蝕刻停止層210,以便暴露
出基材201來,而進而使後續填入之銅等導體得以順利電連接基材201上之摻雜區、金屬矽化物或金屬等元件(未顯示)。如果因為在微影時無法完全將光阻層230曝開而有所殘留的話,在蝕刻第二開口222時便會因為殘留光阻遮蔽了層間介電層220而在蝕刻完成時無法將蝕刻停止層210暴露出來;由於大多數的蝕刻配方對於被蝕刻物或多或少都有選擇性,因此單純仰賴移除蝕刻停止層210的蝕刻步驟還是很難將基材201暴露出來。如果蝕刻停止層210是氮化物時,可以使用熱磷酸作為濕蝕刻劑。
在蝕刻完成,蝕刻停止層210暴露出來後,便可以將例如阻障層Ti、TiN或兩者及銅之導電材料填入第一開口221與第二開口222中,於是完成了本發明的雙鑲嵌結構。
在本發明的另一較佳實施例中,可以在光阻層230形成後再增加頂抗反射層232以協助光阻開口231的形成,如第12圖所示。而且,在頂抗反射層232的影響下,本案之發明人又發現,第9圖中光阻特徵尺寸與光阻總厚度最小值間之關連性產生了180度的相位改變,如第11圖所示,原本在圖9中處於波峰的光阻厚度在圖11中卻會處於波谷,但是變化的週期則維持不變。因此,本案之發明人建議,在頂抗反射層232存在時,層間介電層220的厚度(A)、光阻層230的厚度(B)與曝光光源之週期參數C
之間的關係為:(A+B)/C≒N
N為一自然數。
在本發明的又一較佳實施例中,也可以控制形成於層間介電層220中第一開口221之深度,使得第一開口221不暴露蝕刻停止層210。如果需要控制形成於層間介電層220中第一開口221之深度,則第一開口之深度決定(A+B)量之折減(discount)。如第8圖所示,在第一開口深度觸及蝕刻停止層的作法中,光阻欲被曝開的總厚度即為A+B。另一方面,如第13圖所示,在第一開口深度D並未觸及蝕刻停止層210的作法中,光阻欲被曝開的總厚度即為(第一開口的實際深度D+光阻層厚度B),而第一開口之實際深度D即視為A之折減。
本發明進一步提出一種決定光阻層厚度的方法。在本發明決定光阻層厚度的方法中,經由將週期參數納入考量,可以確保在進行蝕刻的過程前已經預先正確估計出光阻層的厚度。經由本發明的方法,使得蝕刻步驟完成時,蝕刻的操作確實有達成正確的預期蝕刻深度。
依據第9圖光阻特徵尺寸與光阻總厚度之最小值間之關連性,本發明於是提出一種決定光阻層厚度的方法。
首先,提供基材,其中蝕刻停止層與層間介電層依序位於基材上,而且層間介電層具有一厚度A。其次,將層間介電層圖案化以形成第一開口。接著,於層間介電層上形成光阻層,其中之光阻層具有一厚度B。繼續,藉由一光源圖案化此光阻層。接下來,利用圖案化之光阻層而圖案化層間介電層,以建立位於第一開口上方之第二開口,其中光源決定週期參數C,使得B≒(C*X-2A)/2,X為一奇數。於本發明方法中,基材、蝕刻停止層、層間介電層與光阻層,以及形成第一開口與第二開口的方法可以參考如前所述,於此不多贅述。
由以上之公式可知,只要層間介電層的厚度A與光源的週期參數C已知,就可以估算出光阻層的正確厚度B,使得在進行層間介電層的蝕刻過程中,可以達成正確的蝕刻深度,並將通孔中的所有的層間介電層材料經由蝕刻方法徹底移除乾淨。
在本發明的另一較佳實施例中,也可以控制形成於層間介電層中第一開口之深度,使得第一開口不暴露蝕刻停止層。如果需要控制形成於層間介電層中第一開口之深度,則第一開口之深度決定(A+B)量之折減。如第8圖所示,在第一開口深度觸及蝕刻停止層的作法中,光阻欲被曝開的總厚度即為A+B。另一方面,如第13圖所示,在第
一開口221深度並未觸及蝕刻停止層210的作法中,光阻欲被曝開的總厚度即為(第一開口的實際深度D+B),而第一開口之實際深度D即視為A之折減。
本發明再提出一種決定光阻層厚度的方法。首先,提供基材,其中蝕刻停止層與層間介電層依序位於基材上,而且層間介電層具有一厚度A。其次,將層間介電層圖案化以形成第一開口。接著,於層間介電層上形成光阻層,其中該光阻層具有一厚度B。然後,於光阻上形成頂抗反射層。再來,藉由一光源圖案化光阻層還有頂抗反射層。接下來,利用圖案化光阻層而圖案化層間介電層,以建立位於第一開口上方之第二開口,其中之光源決定週期參數C,且B≒C*N-A,其中之N為一自然數。於本發明方法中,基材、蝕刻停止層、層間介電層、光阻層與頂抗反射層,以及形成第一開口與第二開口的方法可以參考如前所述,於此不多贅述。
由以上之公式可知,只要層間介電層的厚度A與光源的週期參數C已知,就可以估算出光阻層的正確厚度B,因此使得在進行層間介電層的曝光、顯影、蝕刻等過程中,可以達成預期的曝光、顯影與蝕刻,並將通孔中的所有的層間介電層材料經由蝕刻方法徹底移除乾淨,而形成有效的金屬內連線結構,以確保半導體元件間都具有良好的電
連結。
在本發明的另一較佳實施例中,也可以控制形成於層間介電層中第一開口之深度,使得第一開口不暴露蝕刻停止層。如果需要控制形成於層間介電層中第一開口之深度,則第一開口之深度決定(A+B)量之折減。在第一開口深度觸及蝕刻停止層的作法中,光阻欲被曝開的總厚度即為A+B。另一方面,在第一開口深度並未觸及蝕刻停止層的作法中,光阻欲被曝開的總厚度即為(第一開口的實際深度+B),而第一開口之實際深度即視為A之折減。
以上所述僅為本發明之較佳實施例,凡依本發明申請專利範圍所做之均等變化與修飾,皆應屬本發明之涵蓋範圍。
101‧‧‧基材
102‧‧‧金屬層
103‧‧‧層間介電層
104‧‧‧光阻層
105‧‧‧圖案開口
106‧‧‧通孔
107‧‧‧金屬內連線結構
201‧‧‧基材
210‧‧‧蝕刻停止層
220‧‧‧層間介電層
221‧‧‧第一開口
222‧‧‧第二開口
230‧‧‧光阻層
231‧‧‧光阻開口
232‧‧‧頂抗反射層
第1-5圖例示先前技藝中形成雙鑲嵌結構方法的一實施方式。
第6-12圖例示本發明形成雙鑲嵌結構方法的一較佳實施例。
第13圖例示本發明形成雙鑲嵌結構方法的另一較佳實施例。
Claims (18)
- 一種形成雙鑲嵌結構的方法,包含:提供一基材,其上依序具有一蝕刻停止層與一層間介電層位於該基材上,且該層間介電層具有一厚度A;圖案化該層間介電層以形成一第一開口;於該層間介電層上形成一光阻層,且該光阻層具有一厚度B;藉由一光源圖案化該光阻層;以及藉由該圖案化光阻層圖案化該層間介電層,以建立位於該第一開口上方之一第二開口而形成該雙鑲嵌結構,其中該光源具有一週期參數C,且(A+B)/C≒X/2,X為一奇數。
- 如請求項1之方法,其中構成該蝕刻停止層之材料係選自由碳化矽、氮化矽、氮氧化矽、氮化鈦、金屬所組成之群組。
- 如請求項1之方法,其中該層間介電層選自由氧化矽、含氟氧化矽(SiOF)、SiLK、磷矽玻璃(PSG)、硼磷矽玻璃(BPSG)、四乙氧矽烷(TEOS)所組成之群組。
- 如請求項1之方法,其中該第一開口暴露該蝕刻停止層。
- 如請求項1之方法,其中該光源之波長決定該週期參數。
- 一種形成雙鑲嵌結構的方法,包含: 提供一基材,其中一蝕刻停止層與一層間介電層依序位於該基材上,該層間介電層具有一厚度A;圖案化該層間介電層以形成一第一開口;於該層間介電層上形成一光阻層,且該光阻層具有一厚度B;於該光阻層上形成一頂抗反射層;藉由一光源圖案化該光阻層還有該頂抗反射層;以及藉由該圖案化之光阻層還有該頂抗反射層圖案化該層間介電層,以建立位於該第一開口上方之一第二開口而形成該雙鑲嵌結構,其中該光源具有一週期參數C,且(A+B)/C≒N,N為一自然數。
- 如請求項6之方法,其中該蝕刻停止層選自由碳化矽、氮化矽、氮氧化矽、氮化鈦、金屬所組成之群組。
- 如請求項6之方法,其中該層間介電層選自由氧化矽、含氟氧化矽(SiOF)、SiLKTM 、磷矽玻璃(PSG)、硼磷矽玻璃(BPSG)、四乙氧矽烷(TEOS)所組成之群組。
- 如請求項6之方法,其中該第一開口暴露該蝕刻停止層。
- 如請求項6之方法,其中該光源之波長決定該週期參數。
- 一種決定光阻層厚度的方法,包含: 提供一基材,其中一蝕刻停止層與一層間介電層依序位於該基材上,該層間介電層具有一厚度A;圖案化該層間介電層以形成一第一開口;於該層間介電層上形成該光阻層,其中該光阻層具有一厚度B;藉由一光源圖案化該光阻層;以及藉由該圖案化之光阻層圖案化該層間介電層,以建立位於該第一開口上方之一第二開口,其中該光源具有一週期參數C,使得B≒(C*X-2A)/2,X為一奇數。
- 如請求項11之方法,其中該光源之波長決定該週期參數。
- 一種決定光阻層厚度的方法,包含:提供一基材,其中一蝕刻停止層與一層間介電層依序位於該基材上,該層間介電層具有一厚度A;圖案化該層間介電層以形成一第一開口;於該層間介電層上形成一光阻層,其中該光阻層具有一厚度B;於該光阻上形成一頂抗反射層;藉由一光源圖案化該光阻層還有該頂抗反射層;以及藉由該圖案化之光阻層還有該頂抗反射層圖案化該層間介電層,以建立位於該第一開口上方之一第二開口,其中該光源具有一週期參數C,且B≒C*N-A,N為一自然數。
- 如請求項13之方法,其中該光源之波長決定該週期參數。
- 一種形成雙鑲嵌結構的方法,包含:提供一基材,其上依序具有一蝕刻停止層與一層間介電層位於該基材上,且該層間介電層具有一厚度A;圖案化該層間介電層以形成一第一開口,該第一開口具有一深度D,該深度D小於該厚度A;於該層間介電層上形成一光阻層,且該光阻層具有一厚度B;藉由一光源圖案化該光阻層;以及藉由該圖案化光阻層圖案化該層間介電層,以建立位於該第一開口上方之一第二開口而形成該雙鑲嵌結構,其中該光源具有一週期參數C,且(D+B)/C≒X/2,X為一奇數。
- 一種形成雙鑲嵌結構的方法,包含:提供一基材,其中一蝕刻停止層與一層間介電層依序位於該基材上,該層間介電層具有一厚度A;圖案化該層間介電層以形成一第一開口,該第一開口具有一深度D,該深度D小於該厚度A;於該層間介電層上形成一光阻層,且該光阻層具有一厚度B;於該光阻層上形成一頂抗反射層;藉由一光源圖案化該光阻層還有該頂抗反射層;以及藉由該圖案化之光阻層還有該頂抗反射層圖案化該層間介電 層,以建立位於該第一開口上方之一第二開口而形成該雙鑲嵌結構,其中該光源具有一週期參數C,且(D+B)/C≒N,N為一自然數。
- 一種決定光阻層厚度的方法,包含:提供一基材,其中一蝕刻停止層與一層間介電層依序位於該基材上,該層間介電層具有一厚度A;圖案化該層間介電層以形成一第一開口,該第一開口具有一深度D,該深度D小於該厚度A;於該層間介電層上形成該光阻層,其中該光阻層具有一厚度B;藉由一光源圖案化該光阻層;以及藉由該圖案化之光阻層圖案化該層間介電層,以建立位於該第一開口上方之一第二開口,其中該光源具有一週期參數C,使得B≒(C*X-2D)/2,X為一奇數。
- 一種決定光阻層厚度的方法,包含:提供一基材,其中一蝕刻停止層與一層間介電層依序位於該基材上,該層間介電層具有一厚度A;圖案化該層間介電層以形成一第一開口,該第一開口具有一深度D,該深度D小於該厚度A;於該層間介電層上形成一光阻層,其中該光阻層具有一厚度B;於該光阻上形成一頂抗反射層;藉由一光源圖案化該光阻層還有該頂抗反射層;以及 藉由該圖案化之光阻層還有該頂抗反射層圖案化該層間介電層,以建立位於該第一開口上方之一第二開口,其中該光源具有一週期參數C,且B≒C*N-D,N為一自然數。
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---|---|---|---|---|
US6211068B1 (en) * | 1999-05-25 | 2001-04-03 | United Microelectronics Corp. | Dual damascene process for manufacturing interconnects |
US6432814B1 (en) * | 2000-11-30 | 2002-08-13 | Agere Systems Guardian Corp. | Method of manufacturing an interconnect structure having a passivation layer for preventing subsequent processing reactions |
US20070205507A1 (en) * | 2006-03-01 | 2007-09-06 | Hui-Lin Chang | Carbon and nitrogen based cap materials for metal hard mask scheme |
-
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- 2008-10-02 TW TW97137906A patent/TWI469256B/zh active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
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US6211068B1 (en) * | 1999-05-25 | 2001-04-03 | United Microelectronics Corp. | Dual damascene process for manufacturing interconnects |
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