KR100633979B1 - 집적회로의 배선 구조 제조 방법 - Google Patents

집적회로의 배선 구조 제조 방법 Download PDF

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Abstract

본 발명은 단일 단계에서 완성된 비아를 형성하는 듀얼 다마신 기술에 관한 것이다. 상세히 설명하면, 본 발명의 방법은 기판(300) 위에 제 1 절연층(302)을 증착하고, 제 1 절연층(302) 위에 에칭 정지층(304)을 증착하고, 에칭 정지층(304) 위에 제 2 절연층(306)을 증착한다. 최종 비아의 크기 및 위치에 따라서 현상되고 패턴화되는 포토레지스트를 인가함으로써 비아 마스크는 형성된다. 그 후에 제 1 절연층(302), 에칭 정지층(304) 및 제 2 절연층(306)은 반응성 이온 에칭(RIE) 등에 의해 단일 단계에서 에칭된다. 이 3개의 층을 통해서 형성되는 홀(312)은 최종 비아의 직경을 갖는다. 그 후에 트랜치가 마스크되고 제 2 절연층(306)으로 에칭된다. 트랜치 에칭은 에칭 정지층에서 정지된다. 비아 및 트랜치는 배선구조를 형성하기 위해 금속화된다. 다층 배선구조를 형성하기 위해서는 상기 기술을 반복한다.

Description

집적회로의 배선 구조 제조 방법 {METHOD OF PRODUCING AN INTERCONNECT STRUCTURE FOR AN INTEGRATED CIRCUIT}
본 발명은 집적회로의 제작을 위한 금속배선(metallization) 및 배선(interconnect)의 제조 공정에 관한 것으로, 보다 상세하게, 본 발명은 집적회로에 배선구조를 형성하기 위한 개선된 듀얼 다마신(dual damascene) 공정에 관한 것이다.
다마신 기술은 현대 집적회로 제조에서 이용되고 있는 금속 에칭, 유전체 갭 충전, 및 평탄화 기술의 절실한 요구에 부응하여 발전하여 왔다. 다마신 기술을 사용하는 주된 장점은 배선 구조의 제조 공정에 있어서 금속 에칭 및 절연체 갭 충전 단계를 제거할 수 있다는 것이다. 금속 에칭 단계의 제거는 산업계가 금속배선 재료로서 알루미늄에서 구리로 옮겨감에 따라 중요하게 되었는데, 이는 구리 에칭이 어렵기 때문이다.
여기에는 싱글 및 듀얼 두 종류의 다마신 공정이 있다. 도 1A∼1G에서 도시한 바와 같이, 배선구조 제조를 위한 싱글 다마신 공정에서는 제 1 절연층(102)이 기판(100) 위에 증착되고, 비아(104)가 반응성 이온 에칭(RIE) 공정 등에 의해 절연층(102)속으로 에칭된다. 그리고 비아(104)는 금속 증착에 의하여 금속층(106)으로 채워진다. 플러그는 "플러그(108)"를 형성하기 위해 화학적 기계적 연마(CMP) 등에 의하여 평탄화된다. 그 후에 제 2 절연층(110)이 제 1 절연층(102) 위에 증착되고, 하나 이상의 트랜치(112)가 RIE 공정을 사용하여 제 2 절연층(110)을 통해 에칭된다. 트랜치(112)는 CMP에 의하여 평탄화되는 배선 라인을 형성하기 위해 금속 증착 공정을 사용하여 금속층(114)으로 채워진다. 이러한 방식으로 다수의 배선라인(interconnect line)(116)이 형성되어 플러그(108)가 서로 전도성 있게 연결된다.
배선을 형성하기 위한 종래의 듀얼 다마신 방식에 있어서, 비아 및 트랜치가 동시에 금속으로 채워져 제조 공정에서는 금속배선 및 평탄화 단계가 덜 요구된다. 듀얼 다마신 공정에서는 라인과 비아가 동시에 금속으로 채워지기 때문에, 이러한 구조는 금속 플러그와 금속 라인간의 임의의 인터페이스를 제거한다.
보다 상세히 설명하면, 도 2A∼2E에 도시된 바와 같이, 듀얼 다마신 기술은 기판(200) 위에 비아 및 트랜치 깊이와 같은 두께를 갖는 절연층(202)을 증착한다. 비아 마스크 형태의 마스크(204)가 절연층(202) 위에 증착되고, 하나 이상의 비아(206)가 절연층속으로 에칭된다. 상기 마스크가 제거되고, 제 2 마스크(204)가 형성되며, 이것이 트랜치 마스크가 된다. 그 후에, 하나 이상의 트랜치(210)가 대략 절연층(202)의 중심부에 도달하는 깊이로 에칭된다. 이런 방식으로, 트랜치 깊이는 블라인드 에칭 정지(blind etch stop)에 의해 형성된다, 즉 예정된 일정 시간 후에 에칭은 정지된다. 이러한 공정은 잘 알려진 바와 같이 트랜치에 반복가능하고 정확한 깊이를 형성하는 것에 대해 정밀하지 못하다. 비아 개구부 내에 위치된 제 2 마스크로부터 현상되지 않은 임의의 포토레지스트(212)는 에천트로부터 비아 하부를 보호한다. 또한, 제 2 마스크를 제거하는데 이용되는 레지스트 제거 공정은 비아로부터 모든 레지스트를 제거하기 위해 제어되어야 한다. 그 후에 트랜치(210) 및 비아(206)는 단일 단계에서 금속층(214)으로 채워지고, 구조체는 트랜치 및 플러그 배선 구조를 형성하도록 평탄화된다.
U.S. 특허 No. 5,635,423호는 개선된 듀얼 다마신 공정을 개시한다. 상기 공정에서, 제 1 절연층은 원하는 비아 두께로 증착된다. 그 후에, 제 1 절연층 위에 얇은 에칭 정지층이 증착되고, 에칭 정지층 위에 원하는 트랜치 깊이의 두께를 갖는 제 2 절연층이 증착된다. 그리고 포토레지스트 마스크(비아 마스크)가 제 2 절연층 상에 형성된다. 그 후에, 에칭 공정은 제 2 절연층을 통해서 비아 직경과 같은 크기를 갖는 홀(hole)을 에칭하는데 이용된다. 에칭 정지층 위에서 에칭이 정지된다. 다음 비아 마스크가 제거되고, 제 2 절연층 위에 트랜치 마스크가 형성된다. 레지스트가 미리 형성된 비아 홀 하부까지 완전히 현상되게 주의하여야 한다. 그렇지 않으면, 비아를 형성하기 위한 다음 공정단계에서 에칭 정지층과 제 1 절연층이 정확히 에칭되지 않는다. 트랜치 마스크를 사용함으로써, 트랜치가 제 2 절연층에서 에칭되고, 동시에 비아가 에칭 정지층과 제 1 절연층을 통해서 에칭된다. 일단 트랜치 및 비아가 형성되면, 구조체가 배선을 형성하도록 금속화 될 수 있다.
상기 공정에서, 만약 제 2 절연층에서 비아에 포토레지스트가 남게 되면, 제 1 절연층내에 비아가 형성되지 않거나 부적합하게 형성된다. 또한, 만일 트랜치의 에지(edge)가 비아를 가로지르면(crossing), 포토레지스트의 일부가 비아에 남게 되어 비아는 완전하게 형성되지 못하고 일그러진다. 이러한 불완전한 비아는 일반적으로 배선의 에러를 가져온다.
따라서, 트랜치 에지가 비아를 가로지르더라도, 비아를 형성하는데 사용되는 포토레지스트를 번거롭게 완전히 제거할 필요가 없는 배선 구조를 형성하는 듀얼 다마신 공정이 요구된다.
금속 배선을 형성하는데 사용되는 종래기술에 존재하는 단점이 단일 단계에서 완벽한 비아를 형성하는 본원 발명의 듀얼 다마신 기술에 의해 극복될 수 있다. 상세히 설명하면, 본 발명에 따른 방법은 기판 위에 제 1 절연층을 증착하고, 제 1 절연층 위에 에칭 정지층을 증착하고, 에칭 정지층 위에 제 2 절연층을 증착한다. 다음 예를 들어 회전증착(spin-on) 화학적 기상 증착(CVD) 또는 최종 비아의 크기와 위치에 따라 현상되고 패턴화되는 포토레지스트 등에 의해 비아 마스크가 형성된다. 이후, 제 1 절연층, 에칭 정지층 및 제 2 절연층은 예를 들어 반응성 이온 에칭(RIE)에 의해 단일 단계에서 에칭된다. 상기 3개의 층을 관통하여 형성되는 홀은 최종 비아의 직경을 갖는다. 이후, 비아 마스크를 형성하기 위해 사용된 모든 포토레지스트를 제거하기 위하여 포토레지스트 제거 공정이 실행된다. 예를 들어, 포토레지스트의 회전증착(spinning on), 현상, 패터닝에 의해 제 2 마스크, 트랜치 마스크가 형성된다. 패턴은 제 2 절연층에 형성되는 트랜치 또는 트렌치들의 위치와 크기를 한정한다. 트랜치 마스크를 현상하는 동안 비아로부터 레지스트가 완전히 현상되지 않을 수도 있다. 즉 포토레지스트의 일부가 의도적으로 비아내에 남게 된다. 이후에 트랜치는 반응성 이온 에칭(RIE) 공정에 의해 제 2 절연층속으로 에칭된다. 트랜치 마스크가 형성된 후에 비아에 남아 있는 현상되지 않은 포토레지스트는 트랜치 에칭 공정 동안 비아가 추가로 에칭되는 것을 방지한다. 정지층은 트랜치를 에칭하는 데 있어 광범위한 공정 윈도우를 형성한다. 이와 같이 본 발명의 공정에 의하면, 트랜치 리소그래피 전에 비아가 완전히 형성되기 때문에, 트랜치 에지가 비아를 가로지르거나 포토레지스트가 비아에 남게 되어도 중요하지 않다. 일단 트랜치가 형성되면, 트랜치 마스크가 제거되고, 트랜치 및 비아는 동시에 금속화 된다. 그 후에 금속배선은 화학적 기계적 연마(CMP) 또는 에치-백(etch-back) 공정에 의해 평탄화된다.
다층 구조를 형성하는 배선 구조를 위해서, 상기 형성된 구조체 위에 패시베이션층이 증착된다. 그리고 또 다른 듀얼 다마신 구조를 형성하기 위하여 공정이 반복된다. 상부 구조의 금속배선에 앞서, 패시베이션층은 하부에 놓인 구조에서 콘택 비아가 개방되도록 에칭된다. 그리고 상부 구조는 금속화되고 평탄화되어 다층 배선 구조의 제 2 레벨을 형성한다. 추가의 레벨을 부가시키기 위해 상기 공정이 계속 반복될 수 있다.
본 발명에 따른 듀얼 다마신 배선 구조를 형성하는 공정은 범용 컴퓨터상에 실행되는 컴퓨터 프로그램에 의해서 수행될 수 있다. 컴퓨터는 전술된 구조를 형성하기 위한 다양한 공정 단계를 제어한다.
도 1A∼1G는 종래기술에 따른 싱글 다마신 공정의 순차적인 공정단계를 도시한 것이다.
도 2A∼2E는 종래기술에 따른 듀얼 다마신 공정의 순차적인 공정단계를 도시한 것이다.
도 3A∼3H는 본 발명에 따른 듀얼 다마신 공정의 순차적인 공정단계를 도시한 것이다.
도 4A∼4G는 도 3A∼3H의 공정 단계와 결합되어서 다층 배선구조를 형성하는 순차적인 공정단계를 도시한 것이다.
도 5는 본 발명인 배선구조를 형성하는데 이용되는 반도체 웨이퍼 처리 시스템을 제어하는 컴퓨터의 블럭 다이어그램을 도시한 것이다.
도 6은 반도체 웨이퍼 처리 시스템을 제어하도록 도 5의 컴퓨터에 의하여 실행되는 소프트웨어의 흐름도를 도시한 것이다.
도 3A∼3H는 본 발명인 듀얼 다마신 공정 단계를 도시한 것이다. 도 3A는 원하는 비아 깊이와 거의 동일한 두께로 기판(300) 위에 증착된 제 1 절연층(302)을 도시한 것이다. 제 1 절연층(302)은 일반적으로 배선 구조 내에서 사용되는 임의의 절연체로, 예를 들어, 실리콘 이산화물(SiO2) 또는 플루오르화 폴리이미드, 플루오르화 실리케이트 글라스(FSG), 비정질 플루오르화 탄소(a-C:F)와 같은 낮은 유전상수(k) 재료, 폴리아릴에테르 계열로 알려진(주로 PAE 2.0, PAE 2.3, 그리고 FLARE 2.0으로 알려진) 재료, SILK, DVS-BCB, 에어로겔, HSQ, MSSQ, 파릴린, 및 그의 코-폴리머(co-polymer), 파릴린-AF4, 실리콘 산화물로 부터 유도되는 낮은 유전 상수(k) 재료(예컨대, 블랙 다이아몬드), 플로우필(FlowFill) 등이 있다.
도 3B는 제 1 절연층(302) 위에 에칭 정지층(304)이 증착된 것을 도시한 것이다. 만약 절연층이 산화물, 산화물-기재(oxide-based) 또는 낮은 유전상수(k)를 갖는 유기 재료라면, 에칭 정지층은 실리콘 질화물로 제조된다. 일반적으로 에칭 정지층 재료는 절연층을 에칭하는데 사용하는 화학물질로는 에칭하기 어려운 유전체이다. 예컨대, 절연체가 산화물-기재 SiC 또는 SiC/SiN의 조합, 또는 2개 층의 두께가 특정 절연체에 대해서 최적화될 수 있는 계층화된 에칭 정지층일 때 비정질 탄소가 에칭 정지층으로 사용될 수 있다. 도 3C는 에칭 정지층(304) 상에 제 2 절연층(306)이 증착된 것을 도시한 것이다. 제 2 절연층(306)은 제 1 절연층과 관련하여 언급하였듯이 예를 들어 실리콘 이산화물 또는 낮은 유전상수(k)를 갖는 재료의 배선 구조에 사용되는 절연체이다. 제 1 절연층과 제 2 절연층의 재료가 동일한 재료일 필요는 없다.
도 3D는 제 2 절연층(306)의 표면 위에 증착된 포토레지스트를 도시한 것으로, 포토레지스트는 개구부(310)를 형성하기 위해 현상되고 패턴화된다. 이러한 방식으로 개구부(310)는 제 1 절연층(302) 내에 형성될 최종 비아의 크기와 모양을 갖는다. 이 경우에 포토레지스트가 통상적으로 형성되고, 현상되며, 패턴화된다.
도 3E는 제 1 절연층(302), 에칭 정지층(304) 및 제 2 절연층(306)의 모두 3개의 층을 관통하는 홀을 형성하는 종래의 반응성 이온 에칭(RIE) 공정을 이용하여 3개의 모든 층이 하나의 공정 단계에서 (306), (304), (302)의 순서로 에칭된 것을 도시한 것이다. 홀은 대략 최종 비아의 직경을 갖는다. 또한, 도 3E에서, 에칭 공정이 완전히 끝난 후에 포토레지스트는 제거된다. 종래 포토레지스트 제거 공정이 일반적으로 사용된다. 즉 산소 또는 산소-플루오르 화학을 이용한 드라이 애싱(dry ashing) 후에 잔류물을 제거하기 위하여 습식 화학적 제거가 따른다. 산소에 의해서 악영향을 받는 낮은 유전상수(k) 재료(예를 들면, 낮은 유전상수(k)의 유기 재료나 HSQ 또는 이와 비슷한 재료)에 대해서는 드라이 에싱이 사용되지 않는다. 이러한 경우에는 습식 포토레지스트 제거 용액이 사용된다. 습식 제거는 포스트 애시(post ash) 습식 화학 잔류물 제거 공정에 의해 수반된다. 비록 단일 에칭 단계가 전술되었지만, 에칭층(306, 304, 302)은 각각의 층 재료에 따라 정해지는 에천트 화학제(etchant chemistry)에 의한 개별적인 에칭 공정에 의해서도 에칭될 수 있다.
도 3F는 포토레지스트가 제 2 절연층(306)상에 회전증착되거나 도포된 후 개구부 트랜치를 한정하기 위하여 현상되고 패턴화된 후의 구조를 도시한 것이다. 개구부는 제 2 절연층에 형성되는 최종 트랜치의 크기와 형상을 가진다. 트랜치 마스크에 대한 현상 공정에서 홀(312)로부터 모든 포토레지스트가 제거되지 않는다는 것을 주목해야 한다. 즉 포토레지스트는(316)는 홀(312)에 남게 된다. 결과적으로, 순차적인 에칭 공정 동안 홀의 크기는 에천트에 의해 영향을 받거나 변화되지 않는다.
도 3G는 트랜치(320)가 제 2 절연층을 관통하여 에칭 정지층까지 에칭된 후의 구조를 도시한 것이다. 즉 에칭 정지층은 종래기술에서 잘 알려진 바와 같이 에칭 공정의 엔드 포인트의 지표로 사용되었다. 실리콘 이산화물 절연체를 위하여는 CxHyFz형 화합물이 에칭 공정에서 사용된다. 어느 한 절연층에서 낮은 유전상수(k)(예컨대, k<3.8)를 갖는 재료를 사용할 때에는 일반적으로 에칭 정지층은 실리콘 질화물 또는 실리콘 이산화물이다. 게다가 에칭 동안 정확한 비아 형성을 위해 구조의 최상층으로서 하드 마스크가 사용된다. 다층 금속화 구조에서 사용된 낮은 유전상수(k)에 대한 포괄적인 개관은 공통 양도된 1997년 12월 9일 제출된 미국 특허출원번호 08/987,219호에 개시되어 있으며, 이는 본 명세서에서 참조 된다.
일단 에칭이 완전히 끝나면, 남아 있는 포토레지스트는 홀(312) 내부는 물론 제 2 절연층(306) 표면으로부터 제거된다. 도 3G의 구조는 종래와 마찬가지로 알루미늄, 알루미늄 합금, 구리, 구리합금 또는 다른 이러한 종류의 금속을 사용하여 금속화된 것이다. 금속배선은 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), CVD/PVD의 결합, 전기 도금 및 무전해 도금 등을 사용하여 실행될 수 있다. 듀얼 다마신 배선구조(322)를 완성하기 위하여, 금속화된 구조는 도 3H에 도시된 구조를 형성하기 위하여 화학적 기계적 연마(CMP) 또는 에치-백(etch-back) 공정 등에 의해 평탄화된다.
비아는 트랜치의 형성 전에 형성되기 때문에, 완성된 비아가 전술한 공정에 의해 에칭된다. 이런 식으로, 종래기술에서 비아 크기에 영향을 받는 정렬 에러는 본 발명의 공정을 사용할 때에는 중요하지 않다. 또한, 트랜치 폭은 집적회로 내에서 제작되는 디바이스의 밀도를 높이도록 비아의 폭과 같게 제작될 수 있다.
상기한 기술은 다층 배선 구조를 한정하고 제조하는데 사용될 수 있다. 본질적으로 다층 배선 구조를 형성하는 공정은 상기 듀얼 다마신 기술을 반복함으로써 성취될 수 있다.
도 4A∼4G는 본 발명에 따른 다층 배선구조 제조를 위한 에칭 공정 단계 후의 결과 구조를 도시한 것이다. 도 4A의 제 1층(400)은 제 1 배선(402; 비아 및 트랜치의 결합)을 형성하기 위하여 도 3A∼3H에 한정된대로 완성되었다고 가정한다. 그리고 도 4A는 실리콘 질화물의 패시베이션층(404)이 증착된 것을 도시한다. 또한, 제 3 절연층(406)이 에칭 정지층(408) 및 제 4 절연층(410)과 함께 패시베이션층(404) 위에 증착되었다. 제 3 절연층(406)은 원하는 제 2 비아 깊이와 거의 동일한 두께로 증착된다. 제 3 절연층(406)의 증착은 일반적으로 화학적 기상 증착(CVD) 공정에 의해 수행된다. 일반적으로 실리콘질화물로 형성된 에칭 정지층(408)은 화학적 기상 증착(CVD) 공정에 의해 증착된다. 비슷하게 제 4 절연층(410)도 화학적 기상 증착(CVD) 공정에 의해 최종 트랜치 깊이와 거의 동일한 두께로 증착된다.
도 4B는 제 4 절연층(410)의 표면 위에 증착되고 현상되어 패턴화된 포토레지스트(412)를 도시한 것이다. 상기 포토레지스트는 비아 마스크를 형성한다. 예를 들어, 포토레지스트는 회전증착되고 현상되며 패턴화되어 제 3 절연층(406)에 형성되는 최종 비아의 위치와 크기를 갖는 개구부(414)를 형성한다. 선택적으로, 포토레지스트는 회전증착 공정 대신에 화학적 기상 증착 공정(CVD)에 의해 도포될 수 있다.
도 4C는 에천트가 에칭 화학제에 기초한 CxHyFz를 사용하여 4 절연층(410), 에칭 정지층(408) 및 제 3 절연층(406)을 에칭한 후의 구조를 도시한 것이다. 제 3 절연층을 부분적으로 에칭하는 동안, 에칭 화학제는 패시베이션층에 대하여 고도로 선택적인 에칭 화학제로 전환되어, 3개의 모든 층은 패시베이션층(404) 위에서 에칭이 정지된다. 상기 에칭 단계에서 형성되는 홀(416)은 제 3 절연층(406) 내에 금속화되는 최종 비아의 크기를 가진다. 도 4C는 비아를 한정하는데 사용된 포토레지스트가 제거된 후의 구조를 도시한 것이다.
도 4D는 개구부(420)를 한정하기 위해 현상되고 패턴화된 포토레지스트(418)가 제 4 절연층(410) 위에 형성된 후의 구조를 도시한 것이다. 트랜치가 제 4 절연층(410) 내에서 에칭됨에 따라 비아 및 패시베이션층이 에칭되는 것을 방지하기 위해 포토레지스트(422)의 일부가 비아(홀 416)에 증착되어 있을 수도 있다는 점을 주의하여야 한다. 예를 들어, 포토레지스트는 제 4 절연층에 형성될 최종 트랜치의 크기와 형상을 한정하도록 회전증착(그렇지 않으면 증착되고), 현상되며 패턴화된다.
도 4E는 제 4 절연층(410)에 트랜치(424)를 형성하기 위하여 반응성 이온 에칭(RIE) 공정에 의해 트랜치 에칭이 실행된 후의 구조를 도시한 것이다. 또한, 도 4E는 현상되지 않은 포토레지스트가 구조로부터 제거된 후의 구조를 도시한다.
마지막으로, 도 4F에 도시된 것처럼, 패시베이션층(404)이 비아내에서 에칭되고, 제 3 절연층(406)은 제 1 배선층(400)에 한정된 하부에 높인 배선 구조(402)에 접속 위치를 형성하도록 개방된다. 비록 전술된 설명은 에칭 정지층과 패시베이션층이 동일한 재료와 두께를 가진다고 가정한 것이지만, 에칭 정지층과 패시베이션층은 동일한 재료나 동일한 두께로 제조될 필요는 없다. 본 명세서에 기재된 설명으로부터 당업자가 다른 재료의 사용 그리고/또는 에칭 정지층과 패시베이션층의 두께를 용이하게 하기 위하여 공정을 변경할 수 있을 것이다.
도 4G에 도시한 바와 같이, 제 2 배선층(426)은 제 2 배선구조(428)가 하부의 배선구조(402)와 도전적으로 연결되도록 금속화될 수 있다. 금속화된 구조는 CMP나 에치-백 공정에 의해 평탄화되어 도 4G의 다층 듀얼 다마신 구조를 형성한다.
이 공정에서 2개의 레지스트 단계가 발생한다. 패시베이션층(412)은 레지스트 제거 공정으로부터 하부의 금속(예; 구리)을 보호하기 위하여 비아 또는 트랜치 에칭 동안 고의적으로 제거되지 않는다. 이러한 제거를 위해 산소-기재 플라즈마가 사용되기 때문에, 습식 화학제에 의한 레지스트 스트립 또는 포스트 에칭 잔류물 제거 동안 구리 부식은 구리가 금속배선을 위해 사용되는 경우 고려된다.
선택적으로, 패시베이션층은 제 4 절연층(410), 에칭 정지층(408) 및 제 3 절연층(406)을 관통하는 비아 에칭 동안 제거될 수 있다. 이러한 경우, 레지스트 제거 공정 동안 구리를 부식으로부터 보호하기 위하여, 구리를 부식시키지 않는 저온의 레지스트 제거 공정이 (포스트-에칭 잔류물 제거를 위해) 습식 화학과 결합되어 사용될 수 있다. 그러나 비아 및 트랜치의 에칭 단계 동안 패시베이션층은 제거되지 않는 것이 바람직하다.
도 5는 본 발명에 따른 배선 구조를 제조하는데 사용되는 컴퓨터-제어 반도체 웨이퍼 처리 시스템(500)의 블럭 다이어그램을 도시한 것이다. 시스템(500)은 반도체 웨이퍼에 따른 다양한 처리 단계를 수행하기 위해, 다수의 챔버 및 서브시스템에 컴퓨터 통신 버스(504)를 통해 결합되는 컴퓨터 시스템(502)을 포함한다. 이러한 챔버 및 서브시스템은 절연체(유전체) 증착 챔버(506), 에칭 정지층 증착 챔버(508), 포토레지스트 마스크 형성 챔버(510), 에칭 챔버(512), 포토레지스트 제거 챔버(514), 및 금속배선 챔버(516)를 포함한다. 컴퓨터 시스템(502)은 중앙 처리 장치(CPU; 518), 메모리(520), 그리고 다양한 보조 회로(522)를 포함한다. 중앙 처리 장치(518)는 다양한 챔버 및 서브프로세서를 제어하기 위하여 산업 설비에서 사용되는 범용 컴퓨터 프로세서 형태 중 하나일 수 있다. 메모리(520)는 중앙 처리 장치(518)와 연결되어 있다. 메모리(520)는 RAM, ROM, 플로피 디스크, 하드 디스크 또는 다른 형태의 디지털 저장 장치와 같이 판독가능한 메모리 중 하나 일 수 있다. 보조 회로(522)는 종래 방식으로 프로세서를 보조하기 위하여 중앙 처리 장치(518)와 연결되어 있다. 상기 회로는 캐시(cache), 파워 서플라이, 클럭(clock) 회로, 입력/출력 회로, 서브시스템 및 기타 회로를 포함한다. 본 발명의 제조 공정 단계를 실행하는데 사용되는 제어 소프트웨어는 일반적으로 소프트웨어 루틴(524)과 같은 메모리(520)에 저장된다. 또한, 소프트웨어는 CPU에 의해 제어되는 하드웨어로부터 원격적으로 위치된 CPU에 의해서도 저장 및/또는 실행될 수 있다.
CPU(518)에 의해 실행될 때, 소프트웨어 루틴(524)은 제조 공정 단계가 각각의 챔버에서 실행되도록 범용 컴퓨터(502)를 다양한 챔버를 제어하는 특수목적 컴퓨터로 전환한다. 소프트웨어 루틴(524)에 의해 수행되는 특수목적 기능은 도 6과 관련하여 아래에 상세히 설명한다.
비록 반도체 웨이퍼 처리 시스템(500)을 제어하기 위해 특수목적 컴퓨터가 되도록 프로그램되는 범용 컴퓨터(502)가 개시되었지만, 개시된 단일 범용 컴퓨터(502)의 연산 기능은 다양한 챔버 및 서브시스템들 중에 분포되어, 이들 챔버 및 서브시스템에 관련된 프로세서상에서 수행될 수 있지만, 범용 컴퓨터는 단지 챔버 및 서브시스템 각각에 부착된 컴퓨터의 제어기로서 사용될 수 있다는 것을 인식해야 한다. 또한, 비록 본 발명의 공정은 소프트웨어 루틴으로서 실행되도록 서술되었지만, 일부 공정 단계는 소프트웨어 제어기에 의한 것과 마찬가지로 하드웨어에서 실행될 수 있다. 이렇게 본 발명은 컴퓨터 시스템에서 실행되는 소프트웨어에서, 응용 주문형 집적회로(ASIC)나 다른 형태의 하드웨어 실행으로서의 하드웨어에서 또는 소프트웨어와 하드웨어의 결합에 의해서 실행될 수 있다.
도 6은 반도체 웨이퍼 처리 시스템 제어 루틴(524) 내에 포함되어 있는 공정 단계의 흐름도를 도시한 것이다. 루틴(524)은 절연체(유전체) 증착 챔버내에 웨이퍼를 위치시킴으로써 단계(600)를 시작하며, 절연체는 웨이퍼 상에 증착된다. 단계(602)에서, 루틴은 에칭 정지층 증착 챔버가 절연층 상에 에칭 정지층을 증착시키게 한다. 일반적으로 절연층(600)과 에칭 정지층(602)은 2개의 서로 다른 형태의 반도체 웨이퍼 처리 챔버에서 증착되기 때문에, 제어기는 웨이퍼 전송 로봇을 사용하여 한 챔버에서 다른 챔버로 웨이퍼를 전송시켜야 한다. 선택적으로, 절연층과 에칭 정지층은 웨이퍼 전송 단계가 없도록 한 챔버에서 증착될 수 있어야 한다.
개별 챔버가 사용되는 경우, 에칭 정지층 위에 제 2 절연층을 증착하기 위하여 웨이퍼는 에칭 정지층 증착 챔버에서 절연층 증착 챔버로 다시 전송되어야 한다. 이후 단계(606)에서, 비아에 대한 위치를 형성하기 위해 비아 포토레지스트가 증착되고 패턴화된다. 단계(608)에서, 에칭 정지층은 물론 제 1 및 제 2 절연층을통하여 비아를 형성하기 위해 에칭 챔버를 사용하여 마스크 구조가 에칭된다. 단계(610)에서, 웨이퍼는 포토레지스트 제거 챔버로 전송되고, 여기에서 포토레지스트는 제거된다. 그리고 단계(612)에서, 웨이퍼는 포토레지스트 마스크 형성 챔버로 다시 전송되어, 트랜치 포토레지스트 마스크가 비아 구조 위에 형성되고 패턴화된다. 단계(614)에서, 마스크 구조를 포함하는 웨이퍼는 웨이퍼에 트랜치를 에칭하기 위하여 에칭 챔버로 전송된다. 단계(616)에서, 트랜치 및 비아 구조는 듀얼 다마신 구조 위에 금속 재료의 화학적 기상 증착(CVD), 물리적 기상 증착(PVD), CVD/PVD의 결합, 전기 도금, 및 무전해 도금 등에 의해 금속배선 챔버에서 금속화된다. 단계(618)에서 금속배선은 CMP장치 내에서 또는 에칭 챔버에서 에치-백 공정에 의해 평탄화된다. 이런 방식으로 본 발명에 따라서 듀얼 다마신 배선구조가 형성된다. 만약 다층 구조를 형성하려면, 상기 도 4A∼4G에 관해서 설명한 바와 같이 층 사이에 패시베이션층을 인가하고 단계(600)에서 단계(618)를 반복하면 된다.
비록 본 발명의 개시를 구체화하는 다양한 실시예가 여기에 나타나고 상세히 설명되었지만, 당업자는 이러한 개시를 구체화하는 많은 다른 다양한 실시예를 쉽게 고안할 수 있을 것이다.

Claims (21)

  1. 배선 구조 제조 방법으로서,
    (a) 기판(300) 상에 제 1 절연층(302)을 증착하는 단계;
    (b) 상기 제 1 절연층(302) 상에 에칭 정지층(304)을 증착하는 단계;
    (c) 상기 에칭 정지층(304) 상에 제 2 절연층(306)을 증착하는 단계;
    (d) 상기 제 2 절연층(306) 위에 제 1 마스크(308)를 형성하는 단계;
    (e) 상기 제 1 절연층(302), 상기 에칭 정지층(304), 및 상기 제 2 절연층(306)을 에칭하여 비아(312)를 한정하는 단계;
    (f) 상기 제 1 마스크(308)를 제거하는 단계;
    (g) 제 2 마스크(314)를 형성하여 트랜치(318)를 한정하는 단계;
    (h) 상기 제 2 마스크(314)에 의해 한정 된대로 상기 제 2 절연층(306)을 에칭하여 트랜치(318)를 형성하는 단계; 및
    (i) 상기 비아(312) 및 트랜치(318)를 금속화시켜 배선 구조를 형성하는 단계를 포함하는 것을 특징으로 하는 배선 구조 제조 방법.
  2. 제 1 항에 있어서, 상기 제 1 마스크(308)는,
    상기 제 2 절연층(306) 상에 포토레지스트 재료를 도포하는 단계;
    상기 포토레지스트를 현상하는 단계; 및
    상기 포토레지스트를 패터닝하여 상기 비아(312)의 위치와 크기를 한정하는 단계에 의해 형성되는 것을 특징으로 하는 배선 구조 제조 방법.
  3. 제 1 항에 있어서, 상기 제 2 마스크(314)는,
    상기 제 2 절연층(306) 상에 포토레지스트 재료를 도포하는 단계;
    상기 포토레지스트를 현상하는 단계; 및
    상기 포토레지스트를 패터닝하여 상기 트랜치(318)의 위치와 크기를 한정하는 단계에 의해 형성되는 것을 특징으로 하는 배선 구조 제조 방법.
  4. 제 3 항에 있어서,
    상기 포토레지스트는 상기 비아(312)내에서 완전히 현상되지 않는 것을 특징으로 하는 배선 구조 제조 방법.
  5. 제 1 항에 있어서,
    상기 비아(312)를 형성하는 상기 에칭 단계는 반응성 이온 에칭(RIE)인 것을 특징으로 하는 배선 구조 제조 방법.
  6. 제 1 항에 있어서,
    상기 제 2 절연층(306)에서 상기 트랜치(318)의 에칭은 반응성 이온 에칭(RIE)인 것을 특징으로 하는 배선 구조 제조 방법.
  7. 제 1 항에 있어서,
    상기 제 1 절연층(302) 및 상기 제 2 절연층(306)은 실리콘 이산화물로 구성되는 것을 특징으로 하는 배선 구조 제조 방법.
  8. 제 1 항에 있어서,
    상기 제 1 절연층(302) 또는 제 2 절연층(306) 또는 상기 제 1 및 제 2 절연층 모두는 낮은 유전 상수(k)를 갖는 재료로 구성되는 것을 특징으로 하는 배선 구조 제조 방법.
  9. 제 1 항에 있어서,
    상기 금속배선을 패시베이팅하는 단계, 상기 단계 (a)∼(h)를 반복한 후, 제 2 비아(416)의 하부에서 상기 금속배선이 노출되도록 패시베이션층(404)을 에칭하는 단계, 제 2 비아(416) 및 제 2 트랜치(424)를 금속화시키는 단계에 의해 상기 제 2 비아(416) 및 제 2 트랜치(424)를 포함하는 제 2 레벨의 배선 구조를 형성하는 단계를 더 포함하는 것을 특징으로 하는 배선 구조 제조 방법.
  10. 다층 레벨 배선 구조 제조 방법으로서,
    (a) 기판(300) 상에 제 1 절연층(302)을 증착하는 단계;
    (b) 상기 제 1 절연층(302) 상에 에칭 정지층(304)을 증착하는 단계;
    (c) 상기 에칭 정지층(304) 상에 제 2 절연층(306)을 증착하는 단계;
    (d) 상기 제 2 절연층(306) 상에 제 1 마스크(308)를 형성하는 단계;
    (e) 상기 제 1 절연층(302), 에칭 정지층(304), 및 제 2 절연층(306)을 에칭하여 비아(312)를 한정하는 단계;
    (f) 상기 제 1 마스크(308)를 제거하는 단계;
    (g) 제 2 마스크(314)를 형성하여 트랜치(318)를 한정하는 단계;
    (h) 상기 제 2 마스크(314)에 의해 한정 된대로 상기 제 2 절연층(306)을 에칭하여 트랜치(318)를 형성하는 단계;
    (i) 상기 비아(312) 및 트랜치(318)를 금속화시켜 배선 구조를 형성하는 단계;
    (j) 상기 금속 배선을 평탄화하는 단계;
    (k) 상기 평탄화된 금속배선 상에 패시베이션층(404)을 형성하는 단계;
    (l) 상기 (a)-(h) 단계를 반복하여 제 2 비아(416) 및 제 2 트랜치(424)를 포함하는 제 2 레벨의 배선 구조를 형성하는 단계;
    (m) 상기 제 2 비아(416) 하부에서 상기 패시베이션층(404)을 제거하는 단계; 및
    (n) 상기 제 2 비아(416) 및 제 2 트랜치(424)를 금속화시켜 상기 배선 구조에 대한 제 2 층을 형성하는 단계를 포함하는 것을 특징으로 하는 다층 레벨 배선 구조 제조 방법.
  11. 제 10 항에 있어서, 상기 제 1 마스크(308)는,
    상기 제 2 절연층(306) 위에 포토레지스트 재료를 도포하는 단계;
    상기 포토레지스트를 현상하는 단계; 및
    상기 포토레지스트를 패터닝하여 상기 비아(312)의 위치와 크기를 한정하는 단계에 의하여 형성되는 것을 특징으로 하는 다층 레벨 배선 구조 제조 방법.
  12. 제 10 항에 있어서, 상기 제 2 마스크(314)는,
    상기 제 2 절연층(306) 상에 포토레지스트 재료를 도포하는 단계;
    상기 포토레지스트를 현상하는 단계; 및
    상기 포토레지스트를 패터닝하여 상기 트랜치(318)의 위치와 크기를 한정하는 단계에 의하여 형성되는 것을 특징으로 하는 다층 레벨 배선 구조 제조 방법.
  13. 제 12 항에 있어서,
    상기 포토레지스트는 상기 비아(312)내에서 완전히 현상되지 않는 것을 특징으로 하는 다층 레벨 배선 구조 제조 방법.
  14. 제 10 항에 있어서,
    상기 비아(312)를 형성하는 상기 에칭 단계는 반응성 이온 에칭(RIE) 및 등방성 에칭을 조합한 것을 특징으로 하는 다층 레벨 배선 구조 제조 방법.
  15. 제 10 항에 있어서,
    상기 제 2 절연층(306)에서 상기 트랜치(318)의 에칭은 반응성 이온 에칭(RIE)인 것을 특징으로 하는 다층 레벨 배선 구조 제조 방법.
  16. 제 10 항에 있어서,
    상기 제 1 절연층(302) 및 상기 제 2 절연층(306)은 실리콘이산화물로 구성되는 것을 특징으로 하는 다층 레벨 배선 구조 제조 방법.
  17. 제 10 항에 있어서,
    상기 제 1 절연층(302) 또는 상기 제 2 절연층(306) 또는 상기 제 1 및 제 2 절연층 모두는 낮은 유전상수(k)를 갖는 재료로 구성되는 것을 특징으로 하는 다층 레벨 배선 구조 제조 방법.
  18. 컴퓨터(502)에 의하여 실행될 때, 상기 컴퓨터(502)가 반도체 웨이퍼 처리 시스템(500)을 동작시켜 배선 구조를 형성하게 하는 컴퓨터 프로그램(524)을 포함하는 디지털 저장 매체(520)로서, 상기 배선 구조는
    (a) 기판(300) 상에 제 1 절연층(302)을 증착하는 단계;
    (b) 상기 제 1 절연층(302) 상에 에칭 정지층(304)을 증착하는 단계;
    (c) 상기 에칭 정지층(304) 상에 제 2 절연층(306)을 증착하는 단계;
    (d) 상기 제 2 절연층(306) 상에 제 1 마스크(308)를 형성하는 단계;
    (e) 상기 제 1 절연층(302), 상기 에칭 정지층(304), 및 상기 제 2 절연층(306)을 에칭하여 비아(312)를 한정하는 단계;
    (f) 상기 제 1 마스크(308)를 제거하는 단계;
    (g) 제 2 마스크(314)를 형성하여 트랜치(318)를 한정하는 단계;
    (h) 상기 제 2 마스크(314)에 의해 한정 된대로 상기 제 2 절연층(306)을 에칭하여 트랜치(318)를 형성하는 단계; 및
    (i) 상기 비아(312) 및 트랜치(318)를 금속화시켜 배선 구조를 형성하는 단계를 수행함으로써 형성되는 것을 특징으로 하는 디지털 저장 매체(520).
  19. 제 18 항에 있어서,
    상기 디지털 저장매체(520)에 저장된 상기 프로그램(524)이 실행될 때, 상기 반도체 웨이퍼 처리 시스템(500)은 추가로 상기 제 1 마스크(308)를 형성하며, 상기 제 1 마스크(308)는,
    제 2 절연층(306) 상에 포토레지스트 재료를 도포하는 단계;
    상기 포토레지스트를 현상하는 단계; 및
    상기 포토레지스트를 패터닝하여 상기 비아(312)의 위치 및 크기를 한정하는 단계에 의해 형성되는 것을 특징으로 하는 디지털 저장 매체(520).
  20. 제 18 항에 있어서,
    상기 디지털 저장 매체(520)에 저장된 상기 프로그램(524)이 실행될 때, 상기 반도체 웨이퍼 처리 시스템(500)은 추가로 상기 제 2 마스크(314)를 형성하며, 상기 제 2 마스크(314)는,
    상기 제 2 절연층(306) 상에 포토레지스트 재료를 도포하는 단계;
    상기 포토레지스트를 현상하는 단계; 및
    상기 포토레지스트를 패터닝하여 상기 트랜치(318)의 위치 및 크기를 한정하는 단계에 의해 형성되는 것을 특징으로 하는 디지털 저장 매체(520).
  21. 제 18 항에 있어서,
    상기 디지털 저장 매체(520)에 저장된 상기 프로그램(524)이 실행될 때, 상기 반도체 웨이퍼 처리 시스템(500)은 추가로,
    상기 금속배선을 패시베이팅하는 단계, 상기 단계 (a)∼(h)를 반복한 후, 제 2 비아(416)의 하부에서 상기 금속배선이 노출되도록 패시베이션층(404)을 에칭하는 단계, 상기 제 2 비아(416) 및 제 2 트랜치(424)를 금속화시키는 단계에 의해 형성된 제 2 비아(416) 및 제 2 트랜치(424)를 포함하는 제 2 레벨 배선 구조를 형성하는 단계를 수행하게 하는 것을 특징으로 하는 디지털 저장 매체(520).
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