KR100307161B1 - 반도체 소자의 금속 배선층 형성 방법 - Google Patents
반도체 소자의 금속 배선층 형성 방법 Download PDFInfo
- Publication number
- KR100307161B1 KR100307161B1 KR1019990017202A KR19990017202A KR100307161B1 KR 100307161 B1 KR100307161 B1 KR 100307161B1 KR 1019990017202 A KR1019990017202 A KR 1019990017202A KR 19990017202 A KR19990017202 A KR 19990017202A KR 100307161 B1 KR100307161 B1 KR 100307161B1
- Authority
- KR
- South Korea
- Prior art keywords
- thin film
- film
- metal
- lower conductive
- tungsten
- Prior art date
Links
- 229910052751 metal Inorganic materials 0.000 title claims abstract description 57
- 239000002184 metal Substances 0.000 title claims abstract description 57
- 238000000034 method Methods 0.000 title claims abstract description 41
- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 239000010409 thin film Substances 0.000 claims abstract description 52
- 239000010408 film Substances 0.000 claims abstract description 39
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 21
- 239000010937 tungsten Substances 0.000 claims abstract description 21
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 20
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims abstract description 17
- 238000004140 cleaning Methods 0.000 claims abstract description 11
- 238000005530 etching Methods 0.000 claims abstract description 10
- 238000004544 sputter deposition Methods 0.000 claims abstract description 10
- 238000000151 deposition Methods 0.000 claims abstract description 8
- 238000000059 patterning Methods 0.000 claims description 4
- 230000004888 barrier function Effects 0.000 abstract description 13
- 239000000126 substance Substances 0.000 abstract description 7
- 239000010936 titanium Substances 0.000 description 9
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 8
- 229910052719 titanium Inorganic materials 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 4
- 229910000838 Al alloy Inorganic materials 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000002245 particle Substances 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000008367 deionised water Substances 0.000 description 1
- 229910021641 deionized water Inorganic materials 0.000 description 1
- 238000004090 dissolution Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 description 1
- 150000003657 tungsten Chemical class 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02041—Cleaning
- H01L21/02057—Cleaning during device manufacture
- H01L21/02068—Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Power Engineering (AREA)
- Plasma & Fusion (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
금속 박막의 스퍼터링 증착 이전에 텅스텐 에치백 공정에 의해 발생된 이물을 완전히 제거하기 위하여, 하부 도전막 상부에 형성된 절연막을 선택적으로 패터닝하여 콘택 홀 또는 비아 홀을 형성하고, 티타늄나이트라이드 박막을 포함하는 베리어 금속막을 증착한다. 그리고, 하부 도전막 전면에 텅스텐 박막을 증착하여 콘택 홀 또는 비아 홀을 매입하고, 베리어 금속막의 티타늄나이트라이드 박막을 식각 정지막으로 하여 텅스텐 박막을 에치백한 후, HF 에천트를 이용한 습식 세정으로 하부 도전막 상부를 세정한다. 이후, 하부 도전막 전면에 스퍼터링에 의해 금속 박막을 증착하고, 패터닝하여 금속 배선 패턴을 형성한다. 이와 같이 용해 능력이 뛰어난 HF 습식 세정으로 텅스텐 에치백 공정에서 발생되는 이물을 완전히 제거할 수 있으므로 후속 금속 박막 식각 공정에서의 금속 배선층 간의 브리지 현상을 방지할 수 있어 반도체 소자의 신뢰성을 향상시킬 수 있을 뿐만 아니라 공정 수율을 향상시킬 수 있다.
Description
본 발명은 반도체 소자를 제조하는 공정 중 반도체 소자의 금속 배선층을 형성하는 방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 금속 배선층 형성을 위한 금속 박막의 증착 이전에 절연막 상부에 잔류하는 이물질을 제거하기 위한 세정 공정에 관한 것이다.
일반적으로 반도체 칩에서의 금속 배선층은 각 반도체 소자에의 접촉, 각 반도체 소자들의 전기적 연결, 반도체 칩과 외부 회로와의 전기적 연결을 위한 것으로, 복잡한 반도체 집적 회로의 경우에는 수율과 신뢰도에 가장 큰 영향을 주는 결정적인 공정이다.
그리고, 반도체 소자 제조 공정에서 실리콘웨이퍼 상부에 1층만의 금속 배선층을 형성할 경우에는 배선 패턴 설계상의 자유도가 작아 실질적인 배선이 길어짐으로써 실리콘웨이퍼 내 반도체 소자의 레이아웃에도 큰 제약이 가해진다. 이것에 반하여 금속 배선층을 다층화하면 아주 효율이 높은 설계가 가능하다. 즉, 반도체 칩 위에 금속 배선을 통과시키는 스페이서를 고려하지 않고 각 반도체 소자가 레이아웃되기 때문에 집적도 및 밀도가 향상되어 반도체 칩 사이즈가 축소된다. 그리고, 금속 배선의 자유도가 증가하고, 패턴 설계가 용이해짐과 함께 배선 저항이나 전류 용량 등의 설정을 여유를 가지고 할 수 있게 된다.
이러한 반도체 소자의 금속 배선층을 형성하는 종래의 방법을 도 1a와 도 1b를 참조하여 개략적으로 설명한다.
먼저 도 1a에 도시한 바와 같이, 반도체 소자가 형성된 실리콘웨이퍼나 하부 금속 배선층 등의 하부 도전막(1)과 상부 금속 배선층을 전기적으로 절연하기 위해 증착된 절연막(2)을 선택적으로 패터닝(patterning)하여 하부 도전막(1)의 일부가 드러나도록 콘택(contact) 홀 또는 비아(via)을 형성한 다음, 콘택 홀 또는 비아 홀이 형성된 절연막(2) 전면에 스퍼터링(sputtering) 방법에 의해 베리어(barrier) 금속막으로 티타늄/티타늄나이트라이드(Ti/TiN) 박막(3)을 증착한다. 그리고, 티타늄/티타늄나이트라이드 박막(3)이 형성된 절연막(2) 전면에 블랑켓(blanket) 텅스텐 화학 기상 증착(chemical vapor deposition, CVD) 방법으로 텅스텐 박막(4)을 증착하여 콘택 홀 또는 비아 홀이 텅스텐 박막으로 완전히 매입되도록 한다. 이후,베리어 금속막의 티타늄나이트라이드 박막을 식각 정지막으로 SF6가스를 에천트(etchant)로 한 플라즈마 텅스텐 에치백(etchback) 공정을 실시하고, 순수(deionized water)를 이용한 스크러버(scrubber)로 세정하여 파티클(particle)성 이물을 제거한다.
그 다음 도 1b에 도시한 바와 같이, 절연막(2) 전면에 스퍼터링에 의해 알루미늄 또는 알루미늄 합금 등의 금속 박막(6)을 증착하고, 포토리소그래피(photolithography) 공정에 의해 금속 박막(6)을 Cl기의 에천트로 식각하여 반도체 소자의 금속 배선층을 완성한다.
이와같은 종래 반도체 소자의 금속 배선층 형성 공정에서는 금속 박막의 증착 이전에 절연막 상에 존재하는 이물을 제거하기 위한 세정 공정으로 순수를 이용한 스크러버를 이용하고 있다. 그러나 순수를 이용한 스크러버는 파티클성 이물의 제거는 양호하나, 에치백 공정 자체에 의해 발생되는 이물(도 1a의 5)의 제거는 거의 이루어지지 않고 있으며, 경우에 따라 이들 이물에 의해 후속 공정인 금속 박막의 스퍼터링 공정에서 파티클을 발생할 뿐만 아니라 금속 박막 식각 공정에서의 식각 방지막으로 작용하게 된다.
이때, 발생되는 이물의 종류로는 에치백 공정에서의 과도 식각(over etch)시 베리어 금속막의 티타늄나이트라이드 박막 식각에 의한 TiFX와 에치백 공정의 에천트인 SF6에 따른 S기에 의해 발생되는 이물질이 있다. 이들이 도 1a에서와 같이 절연막 상부에 존재할 경우, 순수를 이용한 스크러버는 이들 이물의 제거에 한계가한다.
이들 중, S기에 의해 발생되는 이물은 다소 고온(300℃ 이하)인 금속 박막 스퍼터링 공정에서 파티클을 발생시키며, TiFX의 경우에는 Cl기 에천트에 의한 금속 박막의 식각 공정에서 하부 베리어 금속막인 티타늄나이트라이드 박막의 식각을 방해하여 금속 배선 간 브리지(bridge)(도 1b의 7부분)를 유발시키게 된다.
본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 그 목적은 금속 박막의 스퍼터링 증착 이전에 텅스텐 에치백 공정에 의해 발생된 이물을 완전히 제거하는 데 있다.
도 1a와 도 1b는 종래 반도체 소자의 금속 배선층을 형성하는 방법을 개략적으로 도시한 공정도이고,
도 2a 내지 도 2d는 본 발명에 따라 반도체 소자의 금속 배선층을 형성하는 방법을 개략적으로 도시한 공정도이다.
상기와 같은 목적을 달성하기 위하여, 본 발명은 텅스텐 박막의 에치백 공정 이후, 용해 능력이 뛰어난 HF 에천트를 이용한 습식 세정을 통해, 에치백 공정에서 발생되는 이물을 제거하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 설명한다.
도 2a 내지 도 2d는 본 발명에 따라 반도체 소자의 금속 배선층을 형성하는 방법을 개략적으로 도시한 공정도이다.
먼저 도 2a에 도시한 바와 같이, 반도체 소자가 형성된 실리콘웨이퍼 또는 하부 금속 배선층 등의 하부 도전막(11) 상부에 후속 공정에서 증착될 상부 금속배선층과 전기적으로 절연하기 위해 PETEOS(plasma enhanced tetraethyl orthosilicate), BPSG(borophosphosilicate glass), PSG(phosphosilicate glass) 등의 절연막(12)을 증착하고, 증착된 절연막(12)을 선택적으로 패터닝(patterning)하여 하부 도전막(11)의 일부가 드러나도록 콘택 홀 또는 비아 홀을 형성한다. 그리고, 콘택 홀 또는 비아 홀이 형성된 절연막(12) 전면에 스퍼터링 방법에 의해 베리어 금속막, 바람직하게는 티타늄/티타늄나이트라이드 박막(13)을 증착한다. 티타늄/티타늄나이트라이드 박막(13)의 베리어 금속막이 형성된 절연막(12) 전면에 블랑켓 텅스텐 화학 기상 증착 방법으로 텅스텐 박막(14)을 증착하여 콘택 홀 또는 비아 홀이 텅스텐 박막으로 완전히 매입되도록 한다.
그 다음 도 2b에 도시한 바와 같이, 베리어 금속막의 티타늄나이트라이드 박막을 식각 정지막으로 하여 SF6가스를 에천트로 이용한 플라즈마 에치백 공정으로 텅스텐 박막(14)을 식각한다. 이때, 텅스텐 박막(14)의 에치백 공정에서 과도 식각시 베리어 금속막의 티타늄나이트라이드 박막 식각에 의한 TiFX와 에치백 공정의 에천트인 SF6에 따른 S기에 의해 발생되는 손상에 의한 이물(15)이 발생하게 된다.
그 다음 도 2c에 도시한 바와 같이, 절연막(12) 즉, 베리어 금속막인 티타늄/티타늄나이트라이드 박막(13) 상부에 잔류하는 이물(도 2b의 15)을 제거하기 위하여 종래의 스크러버에 의한 세정과는 달리, 용해 능력이 뛰어난 HF를 이용한 습식 세정을 한다. 그러면, 텅스텐 에치백 공정에서 발생한 이물을 완전히 제거할 수 있으며, 절연막(12) 표면의 베리어 금속막인 티타늄/티타늄나이트라이드 박막(13)과 콘택 홀 또는 비아 홀의 금속 플러그(plug)인 텅스텐 박막(14)에는 손상을 최소화하며 세정할 수 있다.
그 다음 도 2d에 도시한 바와 같이, 절연막(12) 상부 전면에 스퍼터링에 의해 알루미늄 또는 알루미늄 합금 등과 같은 금속 박막(16)을 증착한다. 이때, 바람직하게는 금속 박막(16)의 상, 하부에 티타늄나이트라이드 박막을 증착한다. 금속 박막(16) 하부의 티타늄나이트라이드 박막은 금속 플러그인 텅스텐 박막(14)과 알루미늄 또는 알루미늄 합금 등의 금속 박막(16)의 계면에서의 전류 밀도를 균일하게 하며, 금속 박막(16) 상부의 티타늄나이트라이드 박막은 후속 리소그래피(lithography) 공정에서의 반사 방지막 역할을 한다. 이후, 리소그래피 공정, 일예로 포토리소그래피 공정에 의해 금속 박막(16)을 패터닝하고, 드러난 절연막(12) 상부의 베리어 금속막인 티타늄/티타늄나이트라이드 박막(13)을 식각하여 제거함으로써 반도체 소자의 금속 배선층을 완성한다.
이와 같이 본 발명은 용해 능력이 뛰어난 HF 습식 세정으로 텅스텐 에치백 공정에서 발생되는 이물을 완전히 제거함으로써 후속 금속 박막 식각 공정에서의 금속 배선층 간의 브리지 현상을 방지할 수 있어 반도체 소자의 신뢰성을 향상시킬 수 있을 뿐만 아니라 공정 수율을 향상시킬 수 있다.
Claims (3)
- (정정)하부 도전막 상부에 형성된 절연막을 선택적으로 패터닝하여 콘택 홀 또는 비아 홀을 형성하고, 티타늄나이트라이드 박막을 증착하는 단계와;상기 하부 도전막 전면에 텅스텐 박막을 증착하여 상기 콘택 홀 또는 비아 홀을 매입하고, 상기 티타늄나이트라이드 박막을 식각 정지막으로 하여 상기 텅스텐 박막을 SF6가스를 에천트로 한 플라즈마로 에치백하는 단계와;상기 하부 도전막 상부를 세정하는 단계와;상기 하부 도전막 전면에 스퍼터링에 의해 금속 박막을 증착하고, 패터닝하여 금속 배선 패턴을 형성하는 단계를 포함하되,상기 하부 도전막 상부의 세정은 HF 에천트를 이용한 습식 세정으로 실시하는 것을 특징으로 하는 반도체 소자의 금속 배선층 형성 방법.
- (삭제)
- (삭제)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990017202A KR100307161B1 (ko) | 1999-05-13 | 1999-05-13 | 반도체 소자의 금속 배선층 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990017202A KR100307161B1 (ko) | 1999-05-13 | 1999-05-13 | 반도체 소자의 금속 배선층 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000073738A KR20000073738A (ko) | 2000-12-05 |
| KR100307161B1 true KR100307161B1 (ko) | 2001-09-26 |
Family
ID=19585354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990017202A KR100307161B1 (ko) | 1999-05-13 | 1999-05-13 | 반도체 소자의 금속 배선층 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100307161B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100852207B1 (ko) | 2007-06-04 | 2008-08-13 | 삼성전자주식회사 | 절연막 제거방법 및 금속 배선 형성방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03190130A (ja) * | 1989-12-19 | 1991-08-20 | Komatsu Denshi Kinzoku Kk | 半導体の洗浄方法及び洗浄装置 |
| KR960026279A (ko) * | 1994-12-30 | 1996-07-22 | 김주용 | 반도체 소자의 제조방법 |
| KR970018067A (ko) * | 1995-09-29 | 1997-04-30 | 김광호 | 메탈콘택트 제조방법 |
-
1999
- 1999-05-13 KR KR1019990017202A patent/KR100307161B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03190130A (ja) * | 1989-12-19 | 1991-08-20 | Komatsu Denshi Kinzoku Kk | 半導体の洗浄方法及び洗浄装置 |
| KR960026279A (ko) * | 1994-12-30 | 1996-07-22 | 김주용 | 반도체 소자의 제조방법 |
| KR970018067A (ko) * | 1995-09-29 | 1997-04-30 | 김광호 | 메탈콘택트 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000073738A (ko) | 2000-12-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100633979B1 (ko) | 집적회로의 배선 구조 제조 방법 | |
| US6255226B1 (en) | Optimized metal etch process to enable the use of aluminum plugs | |
| JP2000077625A5 (ko) | ||
| US5874357A (en) | Method of forming wiring structure of semiconductor device | |
| CN113363157B (zh) | 半导体装置的制造方法 | |
| US6232215B1 (en) | Method for forming increased density for interconnection metallization | |
| KR100187666B1 (ko) | 반도체 소자의 텅스텐 플러그 형성방법 | |
| KR100307161B1 (ko) | 반도체 소자의 금속 배선층 형성 방법 | |
| US6710421B2 (en) | Semiconductor devices and methods for manufacturing the same | |
| JPH0590417A (ja) | 半導体素子の多層配線の形成方法 | |
| KR100573897B1 (ko) | 반도체 제조 방법 | |
| US5930670A (en) | Method of forming a tungsten plug of a semiconductor device | |
| KR100191708B1 (ko) | 반도체 소자의 금속 배선 형성방법 | |
| KR100606539B1 (ko) | 반도체 소자의 금속배선 형성 방법 | |
| KR100655272B1 (ko) | 반도체장치 제조방법 | |
| KR100355873B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100606538B1 (ko) | 반도체 소자의 금속배선 형성 방법 | |
| KR100310172B1 (ko) | 반도체 소자의 금속 배선층 형성 방법 | |
| KR100667900B1 (ko) | 반도체 소자의 형성 방법 | |
| JP3323264B2 (ja) | 半導体装置の製造方法 | |
| KR20080061168A (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| KR100808794B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100630568B1 (ko) | 반도체 소자의 금속배선 형성 방법 | |
| KR0154190B1 (ko) | 반도체 소자의 텅스텐-플러그 형성방법 | |
| KR100450244B1 (ko) | 반도체 소자 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20080630 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |