KR100655272B1 - 반도체장치 제조방법 - Google Patents

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Abstract

본 발명은 반도체장치 제조에서의 다마신 공정에 관한 것으로서,
콘택과 배선을 위한 공간을 미리 절연막층 상부에 식각 형성하고 상기 공간을 채울 도전층을 적층한 다음 상기 절연막층 위쪽에 있는 도전층을 제거함으로써 배선계통을 구분하여 반도체장치의 회로를 형성하게 하는 다마신 공정에 있어서, 절연막층 위쪽에 있는 배선과 배선 사이의 도전층을 제거하는 방법은 CMP 기법을 사용하여 제거하는 단계와 에칭을 통해 제거하는 단계를 순차적으로 구비하여 이루어지는 것을 특징으로 한다.
따라서, 중간 절연층 상단에 도전층이 완전히 제거되지 않음으로써 배선계통이 다른 배선들 사이에 단락을 일으켜 반도체장치의 불량을 초래하는 문제와 배선금속이 CMP에 의해 너무 많이 제거되어 배선기능을 저하시키는 문제를 함께 해결할 수 있게 된다.
다마신 공정, CMP, 에칭,

Description

반도체장치 제조방법{Method of forming metal line for semiconductor devices}
도1 내지 도4는 종래기술에 따른 메탈층의 다마신(damascene) 공정방법을 나타낸 것으로 도1은 다마신 공정의 일 단계로써 절연막층에 배선 금속을 채워넣을 공간을 식각 형성한 단계를 나타내는 도면이다.
도2는 도1에서 이미 형성한 절연층 상층부의 식각된 공간의 바닥면 혹은 측면의 정해진 위치에 상기 공간과 서로 연결되도록 콘택창을 식각 형성한 단계를 나타내는 도면이다.
도3은 도2에 의해 형성된 콘택창 및 배선 공간을 배리어 메탈층과 CVD 텅스텐층을 단계적으로 적층하여 채운 단계를 나타내는 도면이다.
도4는 도3의 상태에서 CMP 공정 진행 후에 스퍼터 에칭에 의해 중간 절연층 위쪽의 도전층을 제거한 단계를 나타낸다.
도5 내지 도7은 본 발명에 따른 메탈층의 다마신 공정방법을 나타낸 것으로 도5는 다마신 공정 중에 콘택 및 배선 공간을 배리어 메탈층과 CVD 텅스텐층을 단계적으로 적층하여 채운 단계를 나타내는 도면으로 도3과 같다.
도6은 도5의 상태에서 우선 CMP로 중간 절연층의 상면까지를 목표로 텅스텐 메탈층과 중간 절연층 위의 배리어 메탈을 제거한 단계를 나타낸다.
도7은 도6의 상태에서 건식 에칭을 실시하여 중간 절연막 상단면 위의 잔여 배리어 메탈을 제거한 상태를 나타내는 도면이다.
※ 도면의 주요부분에 대한 부호의 설명
10: 실리콘기판 12: 분리막(Isolation)
14: 소자전극 16: 절연막층
18: 배선 공간 20: 콘택홀
32: 배리어 메탈층 34: 텅스텐층
36: 식각 한계선 42: 잔사층
본 발명은 반도체장치 제조방법에 관한 것으로서 보다 상세하게는 반도체장치에서 콘택 플러그 및 연결 배선을 형성하기 위해 메탈층을 증착시킨 후 플러그 및 배선 부분을 제외한 잔여부의 도체층을 제거하는 다마신 공정 방법에 관한 것이다.
반도체장치에서는 소자 배선을 위하여 콘택을 형성하여 사용한다. 반도체장치의 소자 고집적화에 따라 반도체 소자의 각 부분에 배선용 콘택을 형성하는 것도 점차로 어려워지고 있다. 종래에는 알미늄으로 콘택과 배선을 형성하는 것이 대부분이나 콘택의 깊이가 깊어지고 허용된 면적은 줄어듦에 따라 즉, 어스펙트 비율(aspect ratio)이 커짐에 따라 금속을 스퍼터링 등의 방법으로 콘택에 채워넣기도 점차 어려워진다. 따라서 틈새 채움성이 좋도록 화학기상증착(CVD: Chemical Vapour Deposition)으로 형성되는 텅스텐 등의 금속을 콘택용 플러그로 사용하게 되었다.
한편 실리콘층에 직접 알미늄이나 텅스텐 등의 메탈을 접촉하도록 형성할 경우 실리콘 확산에 의한 금속 함입으로 스파이크 현상이 일어나는 등의 문제를 일으킬 수 있으므로 플러그 금속을 형성하기 전에 먼저 확산방지용 배리어 메탈층을 형성하고 플러그 금속과 배리어 메탈의 접촉성을 좋게 하고 전기적인 저항을 줄이기 위해 배리어 메탈을 여러층으로 형성하여 사용하는 것이 일반적인다. 이러한 배리어 메탈로 많이 사용되는 것이 티타늄/티타늄 나이트라이드 막이다.
그런데 이러한 배리어 메탈, 플러그 금속을 사용하여 콘택 플러그와 배선을 형성할 때 콘택과 콘택 혹은 배선과 배선들 사이의 절연층 위에 잔여물질들이 남아서 서로 다른 단자가 연결되는 콘택들이 전기적으로 연결되는 문제가 생길 수 있다.
이하 도면을 참조하면서 이 문제를 보다 상세하게 살펴보기로 한다.
도1은 다마신(damascene) 공정의 일 단계로써 절연막층(16)에 배선 금속을 채워넣을 배선 공간(18)을 식각 형성한 상태를 나타내는 도면이다. 종래에는 반도체장치내 소자 배선을 위해 절연막층에 콘택창을 식각 형성하고 콘택 플러그를 포함하는 금속층을 절연막층 이상으로 적층한 다음에 마스크 기법을 이용하여 배선 패턴을 절연막층 위로 남겨 형성하던 것이 일반적인 반도체장치 배선방법이다. 다 마신 공정은 이러한 종래의 배선방법을 대체하는 공정으로 미리 서로 연결되는 콘택을 이어주면서 외부 단자와 연결해줄 배선 금속이 들어갈 배선 공간을 절연층 상층에 식각으로 형성하고 다음으로 도전층을 적층하여 콘택창과 상기 식각공간을 채우고 절연층 상단 이상까지 계속 도전층을 적층한 후 절연층 상단 이상에 적층된 도전층은 제거하여 콘택창과 상기 식각공간만을 도전층으로 채워넣은 상태를 만드는 일종의 상감기법이다. 이런 공정은 주로 기계적으로 웨이퍼면을 일정 수준까지 획일적으로 연마하여 제거하는 CMP 공정을 이용하면서 개발된 것이다.
도2는 다마신 공정을 계속 진행하여 이미 형성한 절연막층(16) 상층부의 식각된 배선 공간(18)의 바닥면 혹은 측면의 정해진 위치에 상기 공간과 서로 연결되도록 콘택창(20)을 식각 형성한 상태를 나타낸다. 일반적인 방법과 동일하게 포토레지스트를 이용하여 콘택 패턴 노광하고 현상 후 식각하는 과정을 거쳐 이루어진다.
도3은 도2에 의해 형성된 콘택창(20) 및 배선 공간(18)을 배리어 메탈층(32)과 CVD 텅스텐층(34)으로 적층하여 채운 상태를 나타내는 도면이다. 배선 및 콘택 공간 외에도 상층 전반에 금속층이 적층되어 있다. 다마신 공정의 특성으로 반도체장치의 회로 배선은 상층부의 금속층을 제거하여 배선 공간과 타 배선 공간을 구획하여 이루어지게 된다. 점선은 상부 금속층을 제거하는 과정에서의 식각 한계선(36)이다. 상부 금속층을 정확히 제거하지 않을 경우 배선과 배선 사이에 있는 잔여 배리어 메탈과 금속층이 배선간의 단락을 초래하여 불량이 생기게 되며 반대로 너무 많이 식각이 이루어질 경우 콘택을 연결하여 외부 단자와 전기적인 연결 을 해야할 배선층이 너무 얇아져서 저항이 커지고 그에 따른 소자의 동작특성 저하나 단선 등의 문제를 야기할 수 있다.
그런데 소자의 고집적화와 반도체장치의 소자 특성 유지라는 목적을 동시에 달성하기 위해 상층 금속을 제거하는 데 허용된 공정 마진은 매우 적은 것이며 또한 플러그 및 배선 금속이 되는 텅스텐 등의 금속층과 배리어 메탈층의 재질이 다르므로 식각율도 같지 않고 그로 인하여 식각두께를 조절하는 것이 매우 어려운 문제가 된다. 가령, CMP와 같은 단일한 공정을 통해서 상부 금속층을 제거할 경우 배리어 메탈이 오히려 식각 저항력을 가져서 절연막층 위쪽의 잔여 도전층은 잘 제거되지 않고 배선라인을 형성하는 텅스텐층의 두께만 얇아질 수도 있다는 문제가 있다.
이러한 문제를 해결하기 위해서 사용을 고려할 수 있는 방법은 우선 상부 금속층을 제거하여 배선을 구획하는데 절연층에 이르기까지 CMP를 사용하고 다음으로 절연층 위로 얇게 남은 배리어 메탈이나 금속 잔류물은 고주파 전력을 이용한 RF 스퍼터링으로 제거하는 스퍼터 에칭 혹은 이온 밀링 방법이다.
도4는 CMP 공정 후에 이러한 스퍼터 에칭에 의해 중간 절연층 위쪽의 도전층을 제거한 상태를 나타낸다. 스퍼터링에서는 대개 아르곤 가스를 주입하여 이온화시키고 이온화된 아르곤을 전계에서 가속시켜 타겟과 충돌시키게 된다. 타겟은 웨이퍼에 적층될 금속인 경우가 대부분이나, 스퍼터에 의한 막 적층 전에 인가된 전기의 극성을 바꾸어 웨이퍼 자체를 타겟으로 하여 웨이퍼 상층의 산화막 등을 제거, 세정하는 데 사용하기도 한다. 이 경우를 특히 이온 밀링 혹은 스퍼터 에칭 이라고도 한다.
스퍼터링으로 박막을 형성하는 공정을 실시하는 경우에도 먼저 스퍼터 에칭을 사용하여 하부막을 깨끗하게 하는 경우가 많은데 이러한 세정 목적과 같은 사용시간과 전력하에서는 텅스텐층의 두께는 많이 변화하지 않고 절연층 위쪽의 배리어 메탈과 절연막층 상부가 각각 400Å 내지 500Å이 제거되는 결과를 보인다. 그러나 웨이퍼 전반을 볼 때는 CMP 공정을 거친 웨이퍼내의 공정 균일성도 높은 수준으로 유지하기는 어려우며 더욱이 스퍼터 에칭 공정도 웨이퍼가 넓은 대구경 웨이퍼의 경우 고르게 이루어지지 않는 부분이 생길 수 있으며 텅스텐막이 부분적으로 절연막층 상단부에 남을 경우 텅스텐은 스퍼터 에칭으로 잘 제거되지 않으므로 결국 잔류한 금속층에서 스퍼터 에칭을 통해서도 잘 제거되지 않는 잔사층(42)이 있게 되고 이 부분은 단락으로 인한 불량으로 수율이 감소되는 원인이 된다.
본 발명은 플러그 메탈을 절연층보다 높은 수준으로 적층한 후 CMP에 의해 절연막층 수준에 이르기까지 메탈층을 제거하는 과정에서 첫째, 절연막층 상부에 도전층이 일부 남아 배선과 배선 사이에 전기적인 단락을 발생시키는 문제와 둘째, 과도한 CMP로 인하여 배선을 위한 메탈의 두께가 얇아지거나 단선이 생기는 문제를 동시에 해결할 수 있는, CMP 후의 배선과 배선 사이의 잔여 도전층을 제거방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체장치 제조방법은, 콘택과 배선 을 위한 공간을 미리 절연막층 상부에 식각 형성하고 상기 공간을 채울 도전층을 적층한 다음 상기 절연막층 위쪽에 있는 도전층을 제거함으로써 배선계통을 구분하여 반도체장치의 회로를 형성하게 하는 다마신 공정에 있어서, 절연막층 위쪽에 있는 배선과 배선 사이의 도전층을 제거하는 방법은 CMP 기법을 사용하여 제거하는 단계와 건식 에칭을 통해 제거하는 단계를 순차적으로 구비하여 이루어지는 것을 특징으로 한다.
본 발명에서 CMP 기법과 건식 에칭 기법을 적용하는 분리시점은 상기 절연막층 상단면이 드러나기 시작하는 시점으로 하는 것이 바람직하다. 즉, 절연막층의 상단면을 한계면으로 하여 상기 한계면 위쪽의 상기 도전층을 CMP 기법으로 일단 제거한 다음 상기 한계면 위쪽에 제거되지 않고 남은 도전층을 에칭방법으로 제거하는 것이 바람직하다.
이때 건식 에칭에 의한 식각시간 기타 식각 조건은 도전층이 어떤 물질들로 어떤 두께를 가지고 어떤 순서로 구성되는가, 배선 메탈의 신뢰성을 위한 최소 두께는 얼마인가 등을 종합적으로 고려하여 구체적 범위를 결정하게 된다. 상기 도전층은 배리어 메탈과 플러그 금속의 적층으로 이루어지는 것이 일반적이며 배리어 메탈은 Ti/TiN, 플러그 금속은 갭 필(Gap fill)능력이 우수한 CVD 텅스텐 메탈을 주로 사용하게 된다.
본 발명에서 CMP 단계 이후에 절연막층 상단부에 남게 되는 금속은 주로 배리어 메탈층이 될 것이므로 배리어 메탈과 플러그 금속과의 선택비를 높여 배리어 메탈이 빨리 식각, 제거될 수 있도록 식각 가스의 종류, 온도 등 공정 조건을 결정 해야 할 것이다.
이하 도면을 참조하면서 본 발명의 구체적 실시예를 살펴보기로 한다.
다마신 공정을 위해 절연막층에 콘택과 배선을 위한 공간을 식각 형성하고 그 공간을 채우기 위해 도전층을 적층하는 것은 종래의 기술과 동일하며, 도5는 종래의 다마신 공정 중에 콘택 및 배선을 위한 공간을 채우기 위한 도전층이 적층된 상태를 나타낸다. 콘택 및 배선을 위한 공간의 내벽에는 티타늄/ 티타늄 나이트라이드의 배리어 메탈층(32)이 적층된 후 플러그 금속으로 CVD 텅스텐(34)이 적층되어 있다. CVD 텅스텐은 빈 공간을 채우고 절연막층(16)의 상면 위에도 쌓여 배선 계통의 구분이 없이 연결된 상태다.
도6은 본 발명의 방법에 따라 우선 CMP로 절연막층(16)의 상면까지를 목표로 텅스텐 메탈층과 중간 절연층 위의 배리어 메탈을 제거한 상태를 나타낸다. 이때 중간 절연층 상단면 위의 배리어 메탈은 곳곳에 완전히 제거되지 않고 남아 잔사층(42)을 이루면서 배선 계통사이의 브리지를 형성하고 있다. 이는 웨이퍼에 적층된 각 층이 완전히 균일하지 않고 높낮이를 가지며 CMP에 의한 식각, 제거 자체가 불균일하게 이루어지는 부분이 있기 때문이다.
상기 잔사층(42)을 제거하기 위해, 상기 CMP 공정 이후 잔사 처리를 더 실시한다. 본 발명에 따르면, 상기 잔사 처리는 소정의 에천트 가스를 사용하는 건식 식각의 방법으로 실시된다. 도7은 본 발명의 방법에 따라 실시된 잔사 처리의 결과로서, 절연막층 상단면 위의 잔여 배리어 메탈을 제거한 상태를 나타내는 도면이다. 도 7 및 도 4를 비교하면, 본 발명에 따른 잔사 처리가 종래의 스퍼터 에칭을 이용한 결과(도4 참조)에 비해 잔여 배리어 메탈을 더욱 효과적으로 제거함을 알 수 있다.
본 발명에 따른 잔사 처리는 통상적인 플라즈마 에칭 장비를 사용하여 실시될 수 있으며, Cl2 및 BCl3 중의 적어도 한가지 가스가 상기 잔사 처리를 위한 에쳔트 가스로 사용될 수 있다. 또한, 본 발명에 따른 잔사 처리는 사용되는 에쳔트 가스에서의 차이를 제외하면 일반적인 금속 에치백 공정의 방법이 적용될 수 있다.
삭제
본 발명에 따르면 다마신 공정을 이용하여 회로 배선을 하면서 중간 절연층 상단에 도전층이 완전히 제거되지 않음으로써 배선계통이 다른 배선들 사이에 단락을 일으켜 반도체장치의 불량을 초래하는 문제와 배선금속이 CMP에 의해 너무 많이 제거되어 배선기능을 저하시키는 문제를 함께 해결할 수 있게 된다.
이상에서 본 발명의 구체적인 실시예를 주로 설명하였으나 본 발명 기술사상의 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.

Claims (6)

  1. 콘택과 배선을 위한 공간을 미리 절연막층 상부에 식각 형성하고 상기 공간을 채울 도전층을 적층한 다음 상기 절연막층 위쪽에 있는 도전층을 제거함으로써 배선계통을 구분하여 반도체장치의 회로를 형성하게 하는 다마신 공정에 있어서,
    상기 절연막층 위쪽에 있는, 배선과 배선 사이의 도전층을 제거하는 방법은 CMP 기법을 사용하여 제거하는 단계와 에칭을 통해 제거하는 단계를 순차적으로 구비하여 이루어지는 것을 특징으로 반도체장치 제조방법.
  2. 제 1 항에 있어서,
    상기 CMP 기법과 상기 에칭을 적용하는 경계시점은 상기 절연막층 상단면이 드러나기 시작하는 시점으로 하는 것을 특징으로 하는 반도체장치 제조방법.
  3. 제 1 항에 있어서,
    상기 CMP 기법을 실시한 후 웨이퍼의 균일성을 높이기 위해 잔사처리를 부가하는 것을 특징으로 하는 반도체장치 제조방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 도전층은 배리어 메탈과 플러그 금속으로 이루어지고 상기 에칭에서는 플러그 금속 대비 배리어 메탈에 대한 식각 선택비가 높은 에천트를 사용하는 것을 특징으로 하는 반도체장치 제조방법.
  5. 제 3 항에 있어서,
    상기 잔사 처리는 Cl2 및 BCl3 중에서 선택된 적어도 하나의 식각 가스를 사용하는 식각 단계를 포함하는 것을 특징으로 하는 반도체장치 제조방법.
  6. 제 4 항에 있어서,
    상기 플러그 금속 대비 베리어 메탈에 대한 식각 선택비가 높은 에천트를 사용하는 에칭은 Cl2 및 BCl3 중에서 선택된 적어도 하나의 식각 가스를 사용하는 식각 단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
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