KR100749970B1 - 반도체 디바이스 및 그 제조 방법 - Google Patents

반도체 디바이스 및 그 제조 방법 Download PDF

Info

Publication number
KR100749970B1
KR100749970B1 KR1020017014709A KR20017014709A KR100749970B1 KR 100749970 B1 KR100749970 B1 KR 100749970B1 KR 1020017014709 A KR1020017014709 A KR 1020017014709A KR 20017014709 A KR20017014709 A KR 20017014709A KR 100749970 B1 KR100749970 B1 KR 100749970B1
Authority
KR
South Korea
Prior art keywords
metal
layer
organic material
liner
substrate
Prior art date
Application number
KR1020017014709A
Other languages
English (en)
Other versions
KR20020005750A (ko
Inventor
마이예르페트루스엠
무트사에르스코넬리스에이에이치에이
Original Assignee
코닌클리즈케 필립스 일렉트로닉스 엔.브이.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=8171227&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=KR100749970(B1) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by 코닌클리즈케 필립스 일렉트로닉스 엔.브이. filed Critical 코닌클리즈케 필립스 일렉트로닉스 엔.브이.
Publication of KR20020005750A publication Critical patent/KR20020005750A/ko
Application granted granted Critical
Publication of KR100749970B1 publication Critical patent/KR100749970B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76844—Bottomless liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

본 발명은 예를 들면 실리콘을 포함하는 기판(1)을 포함하며, 그 위에 적어도 유기 물질을 포함하는 층(2,4)을 구비하고, 상기 유기 물질은 기판(1)으로의 통로(6,8)를 포함하는 반도체 디바이스에 관한 것이다. 통로(6,8)는 층(2,4)에 수직인 벽(7,9)을 가진다. 통로(8)에 인접하는 적어도 일부의 기판(1)상에는 금속층(11)이 도포된다. 통로(6,8)의 벽(7,9)을 형성하는 유기 물질은 산화물 라이너(12)로 피복되며, 통로(6,8)는 금속(14)으로 충진된다. 본 발명에 따르면, Ti 또는 Ta를 포함하는 금속 라이너(13)가 산화물 라이너(12)와 통로(6,8)를 충진하는 금속(14) 사이에 제공된다. 이러한 방법에 의해서 디바이스는 유기 물질(2,4)과 상호 접속 금속(14) 사이에 보다 양호한 장벽을 가지며, 유기 물질(2,4)은 프로세스의 다양한 단계 동안에 보다 양호하게 보호된다.

Description

반도체 디바이스 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING SAME}
본 발명은 실리콘을 포함하는 기판을 포함하는 반도체 디바이스에 관한 것인데, 기판 위에 적어도 유기 물질을 포함하는 층을 구비하며, 이 층에는 상기 층에 수직인 벽을 가지는 통로가 기판까지 존재하고, 상기 통로에 인접하는 기판의 적어도 일부 상에 금속층이 존재하며, 통로의 벽을 형성하는 유기 물질은 산화물 라이너(an oxide liner)에 의해서 피복되고, 금속이 상기 통로 내에 존재한다.
본 발명은 또한
실리콘을 포함하는 기판 상에 금속층을 제공하는 단계와,
적어도 하나의 유기 물질을 포함하는 층을 상기 금속 층상에 제공하는 단계와,
상기 유기 물질의 층 내에 통로를 형성하는 단계와,
상기 기판에 수직인 통로의 벽을 형성하는 상기 유기 물질 상에, CVD 공정을 통해 산화물 라이너(an oxide liner)를 증착하는 단계와,
유기 물질내의 통로를 금속으로 충진하는 단계
를 포함하는 반도체 디바이스 제조 방법에 관한 것이다.
이러한 디바이스는 JP-A-10 284 600으로부터 공지되어 있다. 공지된 디바이스에서는 유기 물질의 층이 기판 상에 제공되고, 이 층에는 소위 이중 대머신 방법(dual damascene method)에 의해서 컨택트 개구부(a contact opening) 및 상호 접속 그루브(an interconnect groove)가 제공되는데("이중 대머신 구조"), 이 개구부 및 그루브는 Al 또는 Cu와 같은 도전성 상호 접속 물질로 충진된다. 무기 보호층(an inorganic protective layer)이 컨택트 개구부 및 상호 접속 그루브 모두의 유기 물질의 벽 상에 제공된다. 보호층을 구성하는 물질은, 예를 들면, SiO2이다. 이러한 층은 대머신 구조물내의 증착(금속화) 동안에 금속이 유기 물질에 침투하여 이를 손상시키는 것을 방지하는 데에 필요하다.
예를 들면, Cu로 충진된 대머신 구조의 이용에 있어서, 이러한 Cu는 시간이 경과함에 따라 유기 물질 내로 확산되는 것으로 알려졌다. Al이 상호 접속 물질로서 이용되는 경우에는, Al이 보호층과 반응하는 문제점이 발생하여, 상호 접속 그루브 및 컨택트 개구부의 균일한 충진(a uniform filling)을 획득하는 것이 용이하지 않다.
발명의 개요
본 발명의 목적은 도입부에서 기술한 종류의 디바이스를 제공하는 것인데, 여기서는 유기 물질과 상호 접속 금속 사이에 향상된 장벽이 존재하며, 동시에 유 기 물질은 다양한 프로세스 단계 동안에 보호된다.
이러한 목적을 위한 본 발명에 따른 디바이스는 Ti 또는 Ta를 포함하는 금속 라이너(a metal liner)가 산화물 라이너와 통로 내에 존재하는 금속 사이에 존재하는 특징을 가진다.
Ti 또는 Ta를 포함하는 금속 라이너는 대머신 구조가 충진되는 도전성 상호 접속 물질이 유기 물질 내로 확산하는 것을 방지한다. Cu 금속화의 경우에는, 장벽의 역할을 하는 Ta 라이너가 특히 대머신 구조내의 Cu의 양호한 부착성을 보장하기도 한다. 상호 접속 물질로서 Al이 이용된다면, 상기 금속 라이너는 컨택트 개구부 및 상호 접속 그루브의 벽에서 발생하는 불리한 반응없이 대머신 구조가 Al로 균일하게 충진될 수 있도록 보장한다.
컨택트 개구부 및 상호 접속 그루브의 벽 상에 Ti 또는 Ta를 포함하는 금속 라이너의 제공은 UA-A-5,904,565로부터 공지되어 있음에 주의하여야 한다. 그러나, 이 문서에 기술된 방법의 목적은 Cu와 하접하는 금속 표면 사이에 최적화된 도전성을 획득하는 것이다. 보호될 유기층(an organic layer)에 대하여는 아무런 언급이 없다. 도전성 장벽과 산화물 라이너의 결합은 개시되거나, 심지어 암시조차도 되지 않는다.
추가적인 장점은 Ti 또는 Ta를 포함하는 금속 라이너의 어떠한 오염도 본 발명에 따른 디바이스 내에서 발생하지 않는다는 것이다. 이러한 라이너가 유기 물질 상에 직접적으로 도포되는 경우에는 반응이 발생하여 금속 라이너는 유기 물질에 의해서 오염될 것이며, 그 결과로서 보다 높은 저항을 가질 것이다. 금속 라이 너와 유기 물질 사이의 산화물 라이너의 증착은 이러한 문제점을 해결한다. 또한, 산화물 라이너는 스퍼터링 에칭 처리(a sputtering etching treatment)에 의한 하접하는 금속과의 컨택트 표면의 세정동안에 유기 물질을 양호하게 보호한다. 이러한 스퍼터링 에칭 처리는 Ti 또는 Ta를 포함하는 금속 라이너가 제공되기 전에 실시된다.
본 발명에 따른 방법은 산화물 라이너가 저온 CVD에 의해서 제공되며, 이러한 산화물 라이너가 제공된 이후에 Ti 또는 Ta를 포함하는 금속 라이너가 산화물 라이너 상에 제공되는 특징을 가진다.
JP-A-10 284 600에서, 산화물 라이너는 플라즈마 CVD(본 기술 분야의 당업자에게 공지된 화학 기상 증착법)에 의해서 제공된다. 그러나, 저온 CVD의 이용은 산화물 라이너의 두께가 모든 위치에서 동일할 것을 보장하는 것을 가능하게 한다. 이것은 플라즈마 CVD를 이용할 때에는 가능하지 않다.
본 발명의 이들 및 다른 측면은 도면을 참조하여 보다 상세히 설명될 것이다.
도 1은 구조가 제공된 상태의 디바이스의 실시예의 단면도,
도 2는 도 1의 구조 내에 산화물 라이너가 증착된 이후의 실시예를 도시하는 도면,
도 3은 수평 표면으로부터 산화물 라이너가 제거된 이후의 실시예를 도시하 는 도면,
도 4는 금속화 프로세스가 완료된 이후의 실시예를 도시하는 도면,
도 5는 금속화 프로세스가 완료된 이후의 추가적인 실시예를 도시하는 도면.
도 1의 디바이스는 Si 기판(1)을 가지며, 이 Si 기판은 그 위에 유기 물질의 제 1 층(2)을 구비한다. 유기 물질의 제 1 층(2)상에는 제 1 절연 산화물 층(3)이 존재하며, 그 위에 유기 물질의 제 2 층(4)이 존재한다. 이 유기 물질의 제 2 층(4)의 상부 상에 제 2 절연 산화물 층(5)이 존재한다. 통로(6)는 층에 수직인 벽(7)을 가지며, 제 2 산화물 층(5) 및 유기 물질의 제 2 층(4)내에 형성되어 제 1 산화물 층(3)으로 연장한다. 통로(8)는 층에 수직인 벽(9)을 가지며, 또한 제 1 산화물 층(3) 및 유기 물질의 제 1 층(2)내에 형성되어 하접하는 기판(1)에 도달한다. 금속 층(11)은 제 1 산화물 층(3)과 유기 물질의 제 1 층(2) 내의 통로(8)의 밑면(10)에 인접하여 존재한다. 이렇게 획득된 구조는 "이중 대머신(dual damascene)" 구조로 알려져 있다. 이러한 구조의 제공은 개재되는 장벽층없이 직접적인 금속 상호 접속을 통하여 IC 내에서 한 층이 다른 층위에 놓이는 두 개의 금속 층들을 상호 접속하는 것을 가능하게 한다. 통로(6)는 상호 접속 그루브(groove)를 형성하며, 통로(8)는 컨택트 개구부(contact opening)를 형성하여 하접하는 금속(11)에의 컨택트를 제공한다.
도 2는 프로세스의 다음 단계를 도시하는데, 여기서 산화물 라이너(an oxide liner)(12)가 전 구조상에 등방성으로 증착된다. 산화물 라이너는 저온 CVD에 의 해서 제공된다. 이에 매우 적합한 화합물은 상표명 bitbas?로 알려진 비-3급-부틸아미노실란(bi-tert-butylaminosilane)
Figure 112001029928690-pct00001
및 디메틸클로로실란(dimethylchlorosilane)
Figure 112001029928690-pct00002
이다.
저온 CVD는 충분히 높은 압력으로 450℃ 이하의 온도에서 실시될 수 있다. 이 프로세스는 느린 프로세스이어서, 그 후에 균일하게 얇은 라이너(12)가 획득된다. 라이너(12)의 두께는 바람직하게 10㎚보다 작으며, 전형적인 값 5㎚를 가진다.
도 3에서 산화물 라이너(12)가 그 자체로서 알려진 이방성 에칭 처리에 의해서 제거되어 측벽(7,9)상에만 산화물 라이너가 존재한다. 따라서, 유기 물질의 제 1 및 제 2 층(2,4)의 노출된 벽(9,7) 각각은 산화물 라이너(12)에 의해서 전부 피복된다.
도 4는 금속화가 완성된 상태의 디바이스를 도시한다. 산화물 라이너의 증착 및 에칭 후에, 금속층(11)과의 컨택트 표면(통로(8)의 하면)은 스퍼터링 에칭 처리(a sputtering etching treatment)로 세정되었다. 그런 다음, Ti 또는 Ta를 포함하는 금속 라이너(13)가 전체 구조물 위에 제공되며, 이어서 이방성으로 에칭되어 금속 라이너는 유기 물질의 제 1 및 제 2 층(2,4)의 각각의 측벽(9,7)상의 산화물 라이너(12)상에만 남게된다. 마지막으로, 구조물은 공지된 방식으로 Cu 또는 Al과 같은 도전성 상호 접속 물질(14)로 충진된다.
도 5는 디바이스의 다른 실시예를 도시하는데, 여기서는 금속 라이너(13)가 이방성으로 에칭되지 않아서, 유기 물질의 층(2,4)에 실질적으로 평행한 표면(10,15)상에 여전히 존재한다. 이들 표면(10,15)은 통로(6,8)내에 위치한다. 이 실시예는 바람직하게 Cu 금속화의 경우에 이용된다. 그런 다음, 바람직하게 Ta로 구성되는 라이너(13)는 상호 접속 물질(14)(Cu)과 유기 물질(2,4) 사이의 장벽의 역할을 한다.
본 발명에 따른 방법은 상기 기술된 실시예에만 적용가능한 것은 아니다. 본 발명에 따른 방법은 특히, 소위 단일 대머신 구조에도 이용될 수 있는데, 이는 도 1의 구조와 동일하나, 유기 물질의 제 2 층(4) 및 제 2 절연 산화물 층(5)이 존재하지 않는다. 개재된 절연 산화물 층(3,5)은 본 발명에 필수적인 것은 아니다. 금속층(11)이 존재하는 기판(1)은 하접하는 금속화 구조를 또한 포함할 수 있다. 상기 기술된 실시예에서, 기판(1)은 실리콘을 포함하지만, 기판(1)은 GaAs와 같은 다른 적당한 반도체 물질 또한 포함할 수 있다. 기판(1)은 절연 물질의 지지부의 상부상에 제공되는 반도체 층에 의해서도 형성될 수 있다.

Claims (7)

  1. 기판(1)을 포함하며, 상기 기판 상에 적어도 유기 물질(organic material)을 포함하는 층(2,4)을 구비하고, 상기 층(2,4)내에는 상기 층(2,4)에 수직인 벽(7,9)을 가지는, 상기 기판(1)으로의 통로(a passage)(6,8)가 존재하며, 상기 통로(6,8)에 인접하는 금속층(11)이 상기 기판(1)의 적어도 일부 상에 존재하고, 상기 통로(6,8)의 상기 벽(7,9)을 형성하는 상기 유기 물질은 상기 통로(6,8)내에 존재하는 산화물 라이너(an oxide liner)(12) 및 금속(14)에 의해서 피복되는 반도체 디바이스에 있어서,
    Ti 또는 Ta를 포함하는 금속 라이너(13)가, 상기 통로(6,8)내에 존재하는 상기 금속(14)과 상기 산화물 라이너(12) 사이에 존재하는 것을 특징으로 하는
    반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 기판(1)은 실리콘(silicon)을 포함하는 것을 특징으로 하는 반도체 디바이스.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 금속 라이너(13)는 상기 층(2,4)에 실질적으로 평행한 상기 통로(6,8)내의 표면(10,15)상에도 또한 존재하는 반도체 디바이스.
  4. 기판(1)상에 금속층(11)을 제공하는 단계와,
    상기 금속층(11)상에 적어도 유기 물질을 포함하는 층(2,4)을 제공하는 단계와,
    상기 유기 물질의 층(2,4)내에 통로(6,8)를 형성하는 단계와,
    상기 층(2,4)에 수직인 상기 통로(6,8)의 벽(7,9)을 형성하는 산화물 라이너(12)를 CVD 프로세스를 통해 상기 유기 물질 상에 증착하는 단계와,
    상기 유기 물질(2,4)내의 상기 통로(6,8)를 금속(14)으로 충진하는 단계
    를 포함하는 반도체 디바이스 제조 방법에 있어서,
    상기 산화물 라이너(12)는 저온 CVD에 의해서 제공되며, 상기 산화물 라이너(12)가 제공된 후에 Ti 또는 Ta를 포함하는 금속 라이너(13)가 상기 산화물 라이너(12) 상에 제공되는 것을 특징으로 하는
    반도체 디바이스 제조 방법.
  5. 제 4 항에 있어서,
    실리콘을 포함하는 기판(1)을 이용하는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  6. 제 4 항 또는 제 5 항에 있어서,
    상기 저온 CVD는 비-3급-부틸아미노실란(bi-tert-butylaminosilane) 또는 디메틸클로로실란(dimethylchlorosilane)을 이용하여 수행되는 것을 특징으로 하는 반도체 디바이스 제조 방법.
  7. 제 4 항 또는 제 5 항에 있어서,
    Ti 또는 Ta를 포함하는 상기 금속 라이너(13)는 상기 층(2,4)에 실질적으로 평행한 상기 통로(6,8)내의 표면(10,15)상에도 제공되는 반도체 디바이스 제조 방법.
KR1020017014709A 2000-03-20 2001-02-23 반도체 디바이스 및 그 제조 방법 KR100749970B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP00201006 2000-03-20
EP00201006.4 2000-03-20

Publications (2)

Publication Number Publication Date
KR20020005750A KR20020005750A (ko) 2002-01-17
KR100749970B1 true KR100749970B1 (ko) 2007-08-16

Family

ID=8171227

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020017014709A KR100749970B1 (ko) 2000-03-20 2001-02-23 반도체 디바이스 및 그 제조 방법

Country Status (8)

Country Link
US (2) US6613668B2 (ko)
EP (1) EP1183725B1 (ko)
JP (1) JP2003528467A (ko)
KR (1) KR100749970B1 (ko)
AT (1) ATE352869T1 (ko)
DE (1) DE60126207T2 (ko)
TW (1) TWI228787B (ko)
WO (1) WO2001071801A1 (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003528467A (ja) * 2000-03-20 2003-09-24 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 半導体装置およびその製造方法
US20030155657A1 (en) 2002-02-14 2003-08-21 Nec Electronics Corporation Manufacturing method of semiconductor device
US6751785B1 (en) * 2002-03-12 2004-06-15 Ubitech, Inc. System and method for limiting increase in capacitance due to dummy metal fills utilized for improving planar profile uniformity
TWI288443B (en) 2002-05-17 2007-10-11 Semiconductor Energy Lab SiN film, semiconductor device, and the manufacturing method thereof
US6703710B1 (en) 2002-08-15 2004-03-09 National Semiconductor Corporation Dual damascene metal trace with reduced RF impedance resulting from the skin effect
US6864581B1 (en) 2002-08-15 2005-03-08 National Semiconductor Corporation Etched metal trace with reduced RF impendance resulting from the skin effect
US6740956B1 (en) * 2002-08-15 2004-05-25 National Semiconductor Corporation Metal trace with reduced RF impedance resulting from the skin effect
US6853079B1 (en) 2002-08-15 2005-02-08 National Semiconductor Corporation Conductive trace with reduced RF impedance resulting from the skin effect
US20040222527A1 (en) * 2003-05-06 2004-11-11 Dostalik William W. Dual damascene pattern liner
US7446054B2 (en) 2003-10-28 2008-11-04 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP2005167081A (ja) 2003-12-04 2005-06-23 Renesas Technology Corp 半導体装置およびその製造方法
US7341935B2 (en) * 2004-06-25 2008-03-11 Taiwan Semiconductor Manufacturing Co., Ltd. Alternative interconnect structure for semiconductor devices
TWI462179B (zh) * 2006-09-28 2014-11-21 Tokyo Electron Ltd 用以形成氧化矽膜之成膜方法與裝置
US8298628B2 (en) 2008-06-02 2012-10-30 Air Products And Chemicals, Inc. Low temperature deposition of silicon-containing films
JP5102393B2 (ja) * 2008-06-03 2012-12-19 エア プロダクツ アンド ケミカルズ インコーポレイテッド ケイ素含有フィルムの低温堆積
CN102376633A (zh) * 2010-08-26 2012-03-14 中国科学院微电子研究所 一种半导体结构及其制造方法
US10930548B2 (en) * 2019-01-17 2021-02-23 Micron Technology, Inc. Methods of forming an apparatus for making semiconductor dieves

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10340865A (ja) * 1997-05-19 1998-12-22 Internatl Business Mach Corp <Ibm> ビア中に自己整合銅拡散バリヤを形成する方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4962414A (en) * 1988-02-11 1990-10-09 Sgs-Thomson Microelectronics, Inc. Method for forming a contact VIA
JPH10284600A (ja) 1997-03-31 1998-10-23 Sony Corp 半導体装置及びその製造方法
US5904565A (en) 1997-07-17 1999-05-18 Sharp Microelectronics Technology, Inc. Low resistance contact between integrated circuit metal levels and method for same
US6025264A (en) * 1998-02-09 2000-02-15 United Microelectronics Corp. Fabricating method of a barrier layer
US6245662B1 (en) * 1998-07-23 2001-06-12 Applied Materials, Inc. Method of producing an interconnect structure for an integrated circuit
JP2003528467A (ja) * 2000-03-20 2003-09-24 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 半導体装置およびその製造方法
TW486801B (en) * 2000-04-07 2002-05-11 Taiwan Semiconductor Mfg Method of fabricating dual damascene structure

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10340865A (ja) * 1997-05-19 1998-12-22 Internatl Business Mach Corp <Ibm> ビア中に自己整合銅拡散バリヤを形成する方法

Also Published As

Publication number Publication date
EP1183725A1 (en) 2002-03-06
ATE352869T1 (de) 2007-02-15
TWI228787B (en) 2005-03-01
WO2001071801A1 (en) 2001-09-27
JP2003528467A (ja) 2003-09-24
US6613668B2 (en) 2003-09-02
KR20020005750A (ko) 2002-01-17
DE60126207T2 (de) 2007-11-15
US20010023121A1 (en) 2001-09-20
US20030211737A1 (en) 2003-11-13
DE60126207D1 (de) 2007-03-15
EP1183725B1 (en) 2007-01-24
US6667236B2 (en) 2003-12-23

Similar Documents

Publication Publication Date Title
KR100749970B1 (ko) 반도체 디바이스 및 그 제조 방법
JP3648480B2 (ja) 半導体装置およびその製造方法
JP3927771B2 (ja) マイクロ電子構造体を形成させる方法
EP0848419A1 (en) Method of making an aluminum contact
CN101427361A (zh) 电介质材料中的金属互连
JP2002043315A (ja) 半導体装置およびその製造方法
WO1990013142A1 (en) Fully recessed interconnection scheme with titanium-tungsten and selective cvd tungsten
US5629238A (en) Method for forming conductive line of semiconductor device
US6911394B2 (en) Semiconductor devices and methods of manufacturing such semiconductor devices
JPH09321045A (ja) 半導体装置およびその製造方法
US5563097A (en) Method for fabricating semiconductor device
US5607878A (en) Contact plug forming method
KR100241506B1 (ko) 반도체 소자의 금속 배선 형성 방법
JP2002525871A (ja) 集積回路およびその製造方法
US6579789B2 (en) Method for fabricating metal wiring and the metal wiring
US7256122B2 (en) Method of fabricating semiconductor device
US20100072622A1 (en) Method for forming Barrier Layer and the Related Damascene Structure
US20050101120A1 (en) Method of forming local interconnect barrier layers
JPH0974095A (ja) 半導体装置の製造方法
US7951706B2 (en) Method of manufacturing metal interconnection
TW567581B (en) A method to form copper damascene interconnects using a reverse barrier metal scheme to eliminate copper
KR100645930B1 (ko) 반도체 소자의 구리 배선 형성방법
JP2000077417A (ja) 半導体素子の配線形成方法
JP2000164706A (ja) 半導体装置の製造方法
KR20040059918A (ko) 반도체 소자의 배선 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Re-publication after modification of scope of protection [patent]
FPAY Annual fee payment

Payment date: 20110802

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20120802

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee