JP2000077417A - 半導体素子の配線形成方法 - Google Patents
半導体素子の配線形成方法Info
- Publication number
- JP2000077417A JP2000077417A JP11245372A JP24537299A JP2000077417A JP 2000077417 A JP2000077417 A JP 2000077417A JP 11245372 A JP11245372 A JP 11245372A JP 24537299 A JP24537299 A JP 24537299A JP 2000077417 A JP2000077417 A JP 2000077417A
- Authority
- JP
- Japan
- Prior art keywords
- metal layer
- forming
- barrier metal
- contact hole
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 40
- 230000015572 biosynthetic process Effects 0.000 title claims abstract 5
- 229910052751 metal Inorganic materials 0.000 claims abstract description 136
- 239000002184 metal Substances 0.000 claims abstract description 136
- 230000004888 barrier function Effects 0.000 claims abstract description 73
- 238000000034 method Methods 0.000 claims abstract description 39
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims abstract description 30
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims abstract description 29
- 229910052731 fluorine Inorganic materials 0.000 claims abstract description 29
- 239000011737 fluorine Substances 0.000 claims abstract description 29
- 239000012535 impurity Substances 0.000 claims abstract description 20
- 238000009832 plasma treatment Methods 0.000 claims abstract description 20
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims abstract description 17
- 239000001257 hydrogen Substances 0.000 claims abstract description 17
- 229910052739 hydrogen Inorganic materials 0.000 claims abstract description 17
- 229910052757 nitrogen Inorganic materials 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 239000007789 gas Substances 0.000 claims description 27
- 238000005530 etching Methods 0.000 claims description 17
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 15
- 229910052721 tungsten Inorganic materials 0.000 claims description 15
- 239000010937 tungsten Substances 0.000 claims description 15
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 13
- 229910052718 tin Inorganic materials 0.000 claims description 13
- 238000005229 chemical vapour deposition Methods 0.000 claims description 11
- 238000005498 polishing Methods 0.000 claims description 4
- 239000000126 substance Substances 0.000 claims description 4
- 238000007740 vapor deposition Methods 0.000 claims 2
- 238000004519 manufacturing process Methods 0.000 abstract description 2
- 239000010410 layer Substances 0.000 description 125
- 239000013078 crystal Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 2
- 230000001070 adhesive effect Effects 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 239000012790 adhesive layer Substances 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
Landscapes
- Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Chemical & Material Sciences (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
より、信頼性及び量産性を向上し得る半導体素子の配線
形成方法を提供する。 【解決手段】不純物領域11を有する半導体基板10の
上面に第1絶縁層20を形成する工程と、不純物領域1
1の上面にある第1絶縁層20を、不純物領域11の上
面の一部が露出するように除去して第1コンタクトホー
ル21を形成する工程と、第1コンタクトホール21の
内側面と第1絶縁層20の上面に第1障壁金属層30を
形成する工程と、第1障壁金属層30の上面に第1金属
層40を形成する工程と、第1金属層40の一部を除去
して、第1コンタクトホール21に第1金属層プラグ4
1を形成する工程と、露出した第1障壁金属層30に水
素プラズマ処理と窒素プラズマ処理を施す工程と、を順
次行い、半導体素子の配線を形成する。
Description
形成方法に係るもので、詳しくは、信頼性及び量産性を
向上し得る半導体素子の配線形成方法に関する。
(又は、半導体素子の各単位パート間に)供給される信
号(電流)の流れる通路をいい、パート毎に各機能が適
切に作動することが要求される。また、半導体素子が高
集積化されるに伴い、配線間の線幅も漸次狭くなってい
るため、量産性の向上(生産性の向上、スループット
(throughput)の向上、工程の単純化及び生産コストの
低減)及び信頼性の向上を図ることができる半導体素子
の配線形成技術が必要となっている。
ライン、コンタクト及びプラグのような配線を有する
が、ワードラインは、ゲートに信号を伝達してトランジ
スタが作動するようにドーピングされたポリシリコンを
用いて形成されており、また、プラグは、各配線間を連
結するもので、主にタングステン(W)を用いて形成さ
れる。
に比べ、比抵抗が1/5以下と小さいため、同様なデザイ
ンルール下では、ビットラインの厚さを既存のWSi2製の
ビットラインの1/5にすることが可能になって、平坦化
及び高集積化を図り得るという利点がある。
覆性(Step coverage)に優れるCVD TiNが主に利用さ
れる。配線とシリコン(Si)基板とを連結する部分を
接触部というが、この接触部は、半導体の素子の特性に
重要な影響を与える。半導体の素子の特性を向上させる
為には、接触部における電流-電圧特性が、オーム接触
(Ohmic)特性を有し、接触抵抗が低く、接触部におけ
る電気的及び科学的特性が安定していることが必要とな
る。かかる特性を有する接触部を得る為には、接触部が
形成されるシリコン基板の上面にシリサイドを形成する
方法が通常使用されている。また、シリサイドを形成す
る過程においては、熱処理条件が重要な役割を占める。
い、コンタクトホールの縦横比(aspect ratio rat
e)が増加し、現在のクーリメイティド(Collimated)
スパッタリング技術では、段差被覆性に優れる薄膜を蒸
着することが不可能であるため、縦横比の大きいコンタ
クトホールを埋め立てることが困難である。
法について、図面を用いて説明する。まず、図4(A)に示
したように、不純物領域2を上部に有する半導体基板1の
上面に、BPSG(Boron Phosphorous Silicate Glas
s)を塗布して、絶縁層3を形成し、不純物領域2が露出
するように、不純物領域2の上面にある絶縁層3を除去
してコンタクトホール3aを形成する。
タクトホール3aの内側面と前記絶縁層3の上面に、Ti/Ti
N又はTiNを塗布して障壁金属層4を形成し、前記障壁金
属層4の上面に、前記コンタクトホール3aが十分に埋め
立てられるようにタングステン層5を形成した後、図4
(C)に示したように、前記タングステン層5を前記障壁金
属層4の上面が露出するまで、エッチバックしてタング
ステン層プラグ5aをコンタクトホール3aの内部に形成
する。
素成分を包含するソースガス(例えば、WF6)を用いて
化学気相蒸着法により形成され、前記エッチバック工程
は、フッ素成分を包含するエッチングガス(例えば、SF
6)を用いて施す。
の結晶粒界には、図5に示したように、前記タングステ
ン層プラグ5aを形成するときに用いたソースガス(例え
ば、WF 6)及びエッチングガス(例えば、SF6)によりフ
ッ素成分が発生して残留する。
うな従来の半導体素子の配線形成方法においては、障壁
金属層の表面上の結晶粒界に残留したフッ素により、蒸
着される配線層との接着界面にボイドが発生し、これに
より、接着力が弱化して、配線層の剥離現象(Peelin
g)を招来し、配線の信頼性及び量産性が低下するとい
う問題がある。
に鑑みてなされたもので、障壁金属層に残留したフッ素
を除去することにより、上記課題を解決した半導体素子
の配線形成方法を提供することを目的とする。
半導体基板の上面に障壁金属層を形成する工程と、フッ
素成分を包含するソースガスを用いて化学気相蒸着法を
施し、前記障壁金属層の上面に金属層を形成する工程
と、前記金属層をエッチングして金属層パターンを形成
する工程と、水素プラズマ処理を施して、前記障壁金属
層に残留したフッ素を除去する工程と、を順次行うこと
を特徴とする。
に障壁金属層を形成する工程と、フッ素成分を包含する
ソースガスを用いて化学気相蒸着法を施し、前記障壁金
属層の上面に金属層を形成する工程と、フッ素成分を包
含するエッチングガスを用いて、前記金属層をエッチン
グし、金属層パターンを形成する工程と、水素プラズマ
処理及び窒素プラズマ処理を施して、前記障壁金属層に
残留したフッ素を除去し、該障壁金属層内に窒素を充填
する工程と、を順次行うことを特徴とする。
された半導体基板の上面に第1絶縁層を形成する工程
と、前記不純物領域の上面にある第1絶縁層を、該不純
物領域の上面の一部が露出するように除去して第1コン
タクトホールを形成する工程と、該第1コンタクトホー
ルの内側面と前記第1絶縁層の上面に第1障壁金属層を
形成する工程と、該第1障壁金属層の上面に、フッ素成
分を包含するソースガスを用いて化学気相蒸着法を施
し、該第1コンタクトホールが十分に埋め立てられるよ
うに第1金属層を蒸着形成する工程と、該第1金属層を
前記第1絶縁層上の第1障壁金属層が露出される厚さ分
除去して、該第1コンタクトホールに第1金属層プラグ
を形成する工程と、前記第1障壁金属層に、水素プラズ
マ処理及び窒素プラズマ処理のうち、少なくとも水素プ
ラズマ処理を施す工程と、を順次行うことを特徴とす
る。
層は、TiN、Ti/TiN、TiWのうちいずれか1つから構成さ
れていることを特徴とする。請求項5に係る発明は、前
記第1金属層は、タングステンを用いることを特徴とす
る。
ラグを形成する工程は、前記第1金属層をフッ素成分を
包含するエッチングガスを用いて施すエッチバック又は
化学的機械研磨をして除去することを特徴とする。
された半導体基板の上面に第1絶縁層を形成する工程
と、前記不純物領域の上面にある第1絶縁層を、該不純
物領域の上面の一部が露出するように除去して第1コン
タクトホールを形成する工程と、該第1コンタクトホー
ルの内側面と前記第1絶縁層の上面に第1障壁金属層を
形成する工程と、該第1障壁金属層の上面に、該第1コ
ンタクトホールが十分に埋め立てられるように第1金属
層を形成する工程と、該第1金属層の上面に、第2コン
タクトホールを有する第2絶縁層を形成する工程と、該
第2コンタクトホールの内側面と該第2絶縁層の上面
に、第2障壁金属層を形成する工程と、該第2障壁金属
層の上面に、フッ素成分を包含するソースガスを用いて
化学気相蒸着法を施し、該第2コンタクトホールが十分
に埋め立てられるように第2金属層を蒸着形成する工程
と、該第2金属層を前記第2絶縁層上の第2障壁金属層
が露出される厚さ分除去して、該第2コンタクトホール
に第2金属層プラグを形成する工程と、前記第2障壁金
属層に、水素プラズマ処理及び窒素プラズマ処理のう
ち、少なくとも水素プラズマ処理を施す工程と、を順次
行うことを特徴とする。
層及び第2障壁金属層は、TiN、Ti/TiN、TiWのうちいず
れか1つから構成されていることを特徴とする。請求項
9に係る発明は、前記第1金属層及び第2金属層は、タ
ングステンを用いることを特徴とする。
プラグを形成する工程は、前記第2金属層をフッ素成分
を包含するエッチングガスを用いて施すエッチバック又
は化学的機械研磨をして除去することを特徴とする。
すことにより、気体のフッ化水素(HF)を生成して、障
壁金属層(第1障壁金属層又は第2障壁金属層)に残留
していたフッ素成分を除去することができるので、後に
蒸着される配線層と障壁金属層との接着界面においてボ
イドの発生を抑制することができ、その結果、配線層と
障壁金属層間との接着力を向上させて、配線の信頼性及
び量産性を図り得るという効果がある。
り、フッ化水素(HF)を生成して、障壁金属層(第1障
壁金属層又は第2障壁金属層)に残留していたフッ素成
分を除去した後、窒素プラズマ処理を施して障壁金属層
の表面上の結晶粒界に窒素成分を充填させるので、障壁
金属層を一層安定化及び緻密化し得るという効果があ
り、ひいては配線層と障壁金属層間との接着力をより向
上させて、配線の信頼性及び量産性を図り得るという効
果がある。
て、図面に基づいて説明する。本発明に係る半導体素子
の配線形成方法の第1の実施の形態を説明すると、次の
ようである。
域11を上部に有する半導体基板10の上面に、第1絶縁層2
0を形成し、不純物領域11の上面の一部が露出するよう
に、第1絶縁層20をフォトエッチングして、第1コンタク
トホール21を形成する。
燐がドーピングされたBPSG(BoronPhosphorous Silica
te Glass)、SOG(Spin On glass)、PE-TEOS(PE-T
etra Ethyl Ortho Silicate)などを用いて形成す
る。
タクトホール21の内面と第1絶縁層20の上面に第1障壁金
属層30を形成し、第1障壁金属層30の上面に第1コンタ
クトホール21が十分に埋め立てられるように第1金属
層40を蒸着した後、第1絶縁層20上の第1障壁金属層30が
露出するまで、第1金属層40をエッチバック又は化学的
機械研磨をして、金属層プラグ(第1プラグ)41を第1
コンタクトホール21の内部に形成する。
/TiN、TiWなどを用いて形成される。また、第1金属層40
は、タングステン(W)を用いて、主にフッ素成分を包
含するソースガスにより化学気相蒸着法を施して蒸着形
成されるので、前述のエッチバックは、フッ素成分を包
含するエッチングガスを用いて施す。前記ソースガスと
しては、WF6が、前記エッチングガスとしては、SF6が夫
々多用される。
3に示したように、露出した第1障壁金属層30の表面上の
結晶粒界には、フッ素成分を包含するソースガス(例え
ば、WF6)及びエッチングガス(例えば、SF6)を夫々利
用してタングステン(W)からなる第1金属層40を蒸
着及びエッチングするとき発生したフッ素が残留する。
め、配線層を蒸着する前に、第1障壁金属層30の表面に
水素プラズマ処理を施すと、残留フッ素成分が水素と化
学反応を起こし、気体のフッ化水素になって揮発するの
で、容易に除去できる。その後、窒素プラズマ処理を施
すと、第1障壁金属層30の表面上の結晶粒界に窒素がス
タッピングされて、結晶組織が緻密化される。
方法の第2の実施の形態について説明する。まず、図2
(A)に示したように、第1の実施の形態と同様に、第1絶
縁層20及び第1コンタクトホール21を夫々半導体基板1
0及び不純物領域11の上面に形成する。
コンタクトホール21の内面と第1絶縁層20の上面に第1障
壁金属層30を形成し、該第1障壁金属層30の上面に、第
1コンタクトホール21が十分に埋め立てられるように
タングステン(W)の第1金属層40を主にWF6のソースガ
スを利用する化学気相蒸着法を施して蒸着形成する。
金属層40の上面に、第2コンタクトホール51を有する第
2絶縁層50を形成し、第2コンタクトホール51の内側面と
第2絶縁層50の上面に第2障壁金属層60を形成し、第2障
壁金属層60の上面に第2金属層70を第2コンタクトホー
ル51が十分に埋め立てられるように形成した後、前記
第2絶縁層50上の第2障壁金属層60の上面が露出するよう
に、第2金属層70をエッチバック又は化学的機械研磨を
して、第2コンタクトホール51の内部に第2金属層プラ
グ(第2プラグ)71を形成する。
N、Ti/TiN、TiW等を用いて形成され、第2金属層70に
は、タングステンWを用いて、主にWF6のソースガスを
利用する化学気相蒸着を施して蒸着形成される。
を包含するSF6をエッチングガスとして用い、第2金属層
70をエッチングした後、パターニングを行う。更に、第
2金属層プラグ71を第2コンタクトホール51の内部に
形成した後、露出した第2障壁金属層60の表面上の結晶
粒界にはフッ素成分が残留するが、第1の実施の形態と
同様の方法を施して除去することができる。
の実施の形態を示した工程縦断面図
の実施の形態を示した工程縦断面図
縦断面図
Claims (10)
- 【請求項1】半導体基板の上面に障壁金属層を形成する
工程と、 フッ素成分を包含するソースガスを用いて化学気相蒸着
法を施し、前記障壁金属層の上面に金属層を形成する工
程と、 前記金属層をエッチングして金属層パターンを形成する
工程と、 水素プラズマ処理を施して、前記障壁金属層に残留した
フッ素を除去する工程と、を順次行うことを特徴とする
半導体素子の配線形成方法。 - 【請求項2】半導体基板の上面に障壁金属層を形成する
工程と、 フッ素成分を包含するソースガスを用いて化学気相蒸着
法を施し、前記障壁金属層の上面に金属層を形成する工
程と、 フッ素成分を包含するエッチングガスを用いて、前記金
属層をエッチングし、金属層パターンを形成する工程
と、 水素プラズマ処理及び窒素プラズマ処理を施して、前記
障壁金属層に残留したフッ素を除去し、該障壁金属層内
に窒素を充填する工程と、を順次行うことを特徴とする
半導体素子の配線形成方法。 - 【請求項3】不純物領域が形成された半導体基板の上面
に第1絶縁層を形成する工程と、 前記不純物領域の上面にある第1絶縁層を、該不純物領
域の上面の一部が露出するように除去して第1コンタク
トホールを形成する工程と、 該第1コンタクトホールの内側面と前記第1絶縁層の上
面に第1障壁金属層を形成する工程と、 該第1障壁金属層の上面に、フッ素成分を包含するソー
スガスを用いて化学気相蒸着法を施し、該第1コンタク
トホールが十分に埋め立てられるように第1金属層を蒸
着形成する工程と、 該第1金属層を前記第1絶縁層上の第1障壁金属層が露
出される厚さ分除去して、該第1コンタクトホールに第
1金属層プラグを形成する工程と、 前記第1障壁金属層に、水素プラズマ処理及び窒素プラ
ズマ処理のうち、少なくとも水素プラズマ処理を施す工
程と、を順次行うことを特徴とする半導体素子の配線形
成方法。 - 【請求項4】前記第1障壁金属層は、TiN、Ti/TiN、TiW
のうちいずれか1つから構成されていることを特徴とす
る請求項3に記載の半導体素子の配線形成方法。 - 【請求項5】前記第1金属層は、タングステンを用いる
ことを特徴とする請求項3又は請求項4に記載の半導体
素子の配線形成方法。 - 【請求項6】前記第1金属層プラグを形成する工程は、
前記第1金属層をフッ素成分を包含するエッチングガス
を用いて施すエッチバック又は化学的機械研磨をして除
去することを特徴とする請求項3〜請求項5のいずれか
1つに記載の半導体素子の配線形成方法。 - 【請求項7】不純物領域が形成された半導体基板の上面
に第1絶縁層を形成する工程と、 前記不純物領域の上面にある第1絶縁層を、該不純物領
域の上面の一部が露出するように除去して第1コンタク
トホールを形成する工程と、 該第1コンタクトホールの内側面と前記第1絶縁層の上
面に第1障壁金属層を形成する工程と、 該第1障壁金属層の上面に、該第1コンタクトホールが
十分に埋め立てられるように第1金属層を形成する工程
と、 該第1金属層の上面に、第2コンタクトホールを有する
第2絶縁層を形成する工程と、 該第2コンタクトホールの内側面と該第2絶縁層の上面
に、第2障壁金属層を形成する工程と、 該第2障壁金属層の上面に、フッ素成分を包含するソー
スガスを用いて化学気相蒸着法を施し、該第2コンタク
トホールが十分に埋め立てられるように第2金属層を蒸
着形成する工程と、 該第2金属層を前記第2絶縁層上の第2障壁金属層が露
出される厚さ分除去して、該第2コンタクトホールに第
2金属層プラグを形成する工程と、 前記第2障壁金属層に、水素プラズマ処理及び窒素プラ
ズマ処理のうち、少なくとも水素プラズマ処理を施す工
程と、を順次行うことを特徴とする半導体素子の配線形
成方法。 - 【請求項8】前記第1障壁金属層及び第2障壁金属層
は、TiN、Ti/TiN、TiWのうちいずれか1つから構成され
ていることを特徴とする請求項7に記載の半導体素子の
配線形成方法。 - 【請求項9】前記第1金属層及び第2金属層は、タング
ステンを用いることを特徴とする請求項7又は請求項8
に記載の半導体素子の配線形成方法。 - 【請求項10】前記第2金属層プラグを形成する工程
は、前記第2金属層をフッ素成分を包含するエッチング
ガスを用いて施すエッチバック又は化学的機械研磨をし
て除去することを特徴とする請求項7〜請求項9のいず
れか1つに記載の半導体素子の配線形成方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019980035701A KR100284283B1 (ko) | 1998-08-31 | 1998-08-31 | 반도체소자의배선형성방법 |
KR35701/1998 | 1998-08-31 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000077417A true JP2000077417A (ja) | 2000-03-14 |
JP3160811B2 JP3160811B2 (ja) | 2001-04-25 |
Family
ID=19549041
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24537299A Expired - Fee Related JP3160811B2 (ja) | 1998-08-31 | 1999-08-31 | 半導体素子の配線形成方法 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JP3160811B2 (ja) |
KR (1) | KR100284283B1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7371680B2 (en) | 2004-08-26 | 2008-05-13 | Elpida Memory Inc. | Method of manufacturing semiconductor device |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR101315880B1 (ko) | 2008-07-23 | 2013-10-08 | 삼성전자주식회사 | 금속 배선 구조물 및 그 제조 방법 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2836529B2 (ja) * | 1995-04-27 | 1998-12-14 | 日本電気株式会社 | 半導体装置の製造方法 |
-
1998
- 1998-08-31 KR KR1019980035701A patent/KR100284283B1/ko not_active IP Right Cessation
-
1999
- 1999-08-31 JP JP24537299A patent/JP3160811B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7371680B2 (en) | 2004-08-26 | 2008-05-13 | Elpida Memory Inc. | Method of manufacturing semiconductor device |
Also Published As
Publication number | Publication date |
---|---|
JP3160811B2 (ja) | 2001-04-25 |
KR20000015664A (ko) | 2000-03-15 |
KR100284283B1 (ko) | 2001-04-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6696368B2 (en) | Titanium boronitride layer for high aspect ratio semiconductor devices | |
JP2000228372A (ja) | 半導体装置の製造方法 | |
US6218287B1 (en) | Method of fabricating a semiconductor structure | |
KR100528069B1 (ko) | 반도체 소자 및 그 제조 방법 | |
JP3027946B2 (ja) | 半導体装置およびその製造方法 | |
US5498571A (en) | Method of manufacturing a semiconductor device having reliable multi-layered wiring | |
JP3160811B2 (ja) | 半導体素子の配線形成方法 | |
JPS6390838A (ja) | 電気的相互接続部の製造方法 | |
JPH07135188A (ja) | 半導体装置の製造方法 | |
US5930670A (en) | Method of forming a tungsten plug of a semiconductor device | |
KR100499401B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
KR940011732B1 (ko) | 반도체장치의 제조방법 | |
JP2543192B2 (ja) | 半導体装置およびその製造方法 | |
KR100186985B1 (ko) | 반도체 소자의 콘택홀 매립 금속배선 형성방법 | |
JPH06268077A (ja) | 半導体装置の製造方法 | |
JPH04127425A (ja) | 半導体集積回路の製造方法 | |
KR100275331B1 (ko) | 반도체소자의금속배선형성방법 | |
KR100235947B1 (ko) | 반도체 소자의 제조방법 | |
JPH0714917A (ja) | 半導体装置の製造方法 | |
KR20040059918A (ko) | 반도체 소자의 배선 형성방법 | |
JP2727574B2 (ja) | 半導体装置の製造方法 | |
JPH05217940A (ja) | 半導体装置の製造方法 | |
KR100560292B1 (ko) | 반도체 소자의 금속배선 형성 방법 | |
KR20000031041A (ko) | 반도체 장치의 적층플러그 형성 방법 | |
JPH0380533A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080223 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090223 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100223 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100223 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110223 Year of fee payment: 10 |
|
LAPS | Cancellation because of no payment of annual fees |