TW457675B - Method of producing an interconnect structure for an integrated circuit - Google Patents

Method of producing an interconnect structure for an integrated circuit Download PDF

Info

Publication number
TW457675B
TW457675B TW088111474A TW88111474A TW457675B TW 457675 B TW457675 B TW 457675B TW 088111474 A TW088111474 A TW 088111474A TW 88111474 A TW88111474 A TW 88111474A TW 457675 B TW457675 B TW 457675B
Authority
TW
Taiwan
Prior art keywords
layer
insulating layer
trench
mask
hole
Prior art date
Application number
TW088111474A
Other languages
English (en)
Inventor
Mehul Naik
Samuel Broydo
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Application granted granted Critical
Publication of TW457675B publication Critical patent/TW457675B/zh

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76808Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

經濟部智慧財產局員工消費合作社印製 457675 五、發明說明() 發明領域: 本發明大致係關係於製造積體電路之金屬化及内連 線製程。更明白.地說’本發明係關於-種在積體電路内製 造内連線結構的改良雙鑲嵌製程。 發明背景:_ 鑲嵌技術是因應現行積體電路製造中對所使用金屬 1刻 '介電質間隙填滿及平坦化的嚴格要求所發展出來的 -項技術=使用鑲嵌技術的優點是可消除用以製造内連線 結構之製程中所需的金屬钱刻及絕緣間隙填滿步輝。當本 工業由鋁進步至銅金屬材料時,去除金屬蝕刻步驟變得相 S重要,因為銅較難蚀刻。 已知有兩種鑲嵌製程:單及雙。於一用以製逄内連線 結構之如第1八_1(}圖所示之單鑲嵌處理中,一第一絕緣層 1 〇 2係,儿積於一基材丨〇 〇上並使用例如一反應性離子蚀刻 (RIE)處理在絕緣層1〇2中蝕刻出一通孔1料。然後,以金 屬沉積於通孔丨04中填入_金屬層丄〇6。插塞係藉由例如 化學機械研磨法(CMP)加以平坦化,以形成一,,插塞”1 08。 隨後’〜第二絕緣層1 1 〇係沉積於第—絕緣層1 〇2上,及 一或多數溝渠1丨2係使用—RIE處理被蝕刻穿過第二絕緣 層丨1 0。然後藉由一金屬沉積處理於溝渠丨1 2中填入一金 屬層1 1 4 ’从形成一内連線,然後被cmP所平坦化。於此 方法十’可形成許多内連線116,以使插塞1〇8彼此可透 過電來連接。 _______ 第4頁 本'二‘说尺/US人297 公梦)~~—— 一" ------------ 哀--------訂---------線, (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 4576 75 Α: _____ Β7 五、發明說明() 於一形成内連線之傳統雙鑲嵌方法中,通孔及溝渠係 同時被填入金屬’因此可減少製程中所需之金屬化及平坦 化步驟。因為妗雙鑲嵌處理中,線及通孔係同時被金屬 化’所以此等結構也消除了界於金屬插塞及金屬線路間的 任何界面。 更明白地說,如第2A-2E圖中所例示之雙鑲嵌技術 中,一絕緣層2 0 2係冗積於一基材2 〇 〇上,該絕緣層2 〇 2 具有等於通孔插塞及溝渠深度之厚度。以通孔罩形式存在 的遮罩204係被沉積於絕緣層2〇2,且一或多數通孔206 係被蚀刻進入絕緣層中。然後除去遮罩,並形成一個第二 遮罩204,此為溝渠遮罩。隨後,一或多數溝渠21〇係被 蝕刻至一大約到達絕緣層202中間的深度。溝渠深度係使 用一盲蝕刻中止法(亦即,蝕刻一段時間後再中止)來產 生。大豕都知道此一處理無法精確的製造出高再現性且具 良好深度之溝渠。通孔開口内第二遮罩之任何未顯影光阻 2 1 2可保護該通孔底部不受該蝕刻劑影響。用以去除第二 遮罩之光阻剝離處理必須被加以控制,以便去除通孔上所 有的光阻。隨後,兩溝渠210及通孔206係被於一單一步 驟中,以一金屬層2 1 4加以金屬化,該結構然後被平坦化’ 以形成一溝渠及插塞内連線結構。 美國專利第5,63 5,423號案中揭示—改良雙鑲嵌製 程。於該製程中,一種第一絕緣層係沉積至—通孔之欲求 厚度。隨後’一薄蝕刻中止層係沉積於第一絕緣層上,及 —具有一厚度大致等於欲求溝渠深度之第二絕緣層係沉 _ ______ 第5 頁 k纸張/L度.通用十 標準格~~ - -------------------訂------I-- (請先閱讀背面之注意事項再填寫本頁) 457675 五、發明說明() 積在姓刻中止層之上。然後在第二絕緣層上形成—光卩且遮 罩層(一通孔遮罩隨後,一蝕刻處理係被用以蝕刻孔, 以貫穿具有大小.等於通孔直徑之第二絕緣層。該蝕刻係然 後停止於蝕刻中止層上。通孔遮罩然後被去除,及一溝渠 遮罩係被形成於第二絕緣層上。光阻層必須完全顯影至先 前所形成的通孔底部,否則,蝕刻中止層及第一絕緣層將 不會於後續處理步驟中被適當地蚀刻,而形成通孔。使用 溝渠遮罩’溝渠係被蚀刻於第二絕緣層中,同時,通孔係 被姓刻經由轴刻中止層及第一絕緣層。一旦薄渠及通孔被 形成,則該結構可以被金屬化,以形成内連線。 於此處理中,若有任何光阻殘留於第二絕緣層之通孔 中,則通孔將不會被形成’或是適當地形成於第一絕緣層 中》同時’若溝渠邊緣係通過通孔,則一部份量之光阻將 會留於通孔中,則通孔將不會完全被形成並將被扭曲。此 不完全通孔將會造成内連線故障。 因此,亟需一種雙鑲嵌處理’其可形成一種内連線結 構,即使當溝渠邊緣係越過通孔時,也不必完全除去用於 定義通孔之光阻。 發明目的及概诚: 本發明之雙鑲嵌技術克服了先前技術於單一步驟中 形成一完整增孔ϋ形成金屬内連線所會有的缺點。明白地 說,本發明方法沉積第一層絕緣層於—基材上’一蝕刻中 止層於第一絕緣層上,及一第二絕緣層於蚀刻中止層上。 第6頁 ψ.ίί\';ί 1¾ (CNSm4 悅x 视 (請先閱讀背面之注意ί項再填寫本頁) 裝-------- -訂---------線 經濟部智慧財產局員工消費合作社印製 B7 457675 五'發明說明() 然後藉由一旋塗式化學氣相沉積法或CVD光阻來形成一 通孔遮罩,光阻係依據最終通孔或諸通孔之尺寸位置加以 顯影並作成圖案.。隨後,以諸如反應式離子蝕刻處理於單 一步驟中蝕刻第一絕緣層、蝕刻中止層及第二絕緣層。所 形成穿過這三層之孔具有最終通孔之直徑。隨後,進行一 光阻剥離處理,以去除所有用以形成通孔遮罩之光阻。一 第二遮罩,即溝渠遮罩,係藉由諸如旋塗光阻,顯影及將 光阻圖案化後形成。圖案定義欲形成於第二絕緣層中之溝 渠或諸溝渠之位置及大小。於顯影溝渠遮罩時,光阻可以 不芫全由通孔顯影,即,一些光阻係有g的的被保留於通 孔内。隨後,以反應性離子蝕刻處理蝕刻溝渠進入第二絕 緣層内。溝渠遮罩形成後,仍保留於通孔中未顯影之光 阻’可於溝渠蝕刻處理時保護通孔不被進一步蝕刻。中止 層創造出一寬處理窗口,其可蝕刻溝渠。因此,本發明處 理’對於構渠邊緣可能越過通孔且光阻可能被保留於通孔 中’這些並不重要,因為通孔係於溝渠微影前形成完全。 一旦溝襄被形成,則溝渠遮罩係被去除,溝渠及通孔係同 時地被金屬化。隨後’金屬化係被化學機械研磨法p) 或一回蝕處理加以平坦化。 為了持續創造一多層結構之内連線结構,於以上所形 成之結構上沉積出一鈍化層。然後,重復此程序以製造另 一雙讓嵌結構。將上部結構金屬化前,蝕刻該鈍化層以開 啟連至下層結構的接觸通孔。然後將上部錄構金屬化並平 坦化以形成一第二層之多層内連線結構β該程序可以一而 第7頁 -------- 1 ! I 1 訂--------- (.請先蘭讀背面之注意事項再填寫本寅) 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 4 57 6 7 5 Β7 五、發明說明() 再地被重覆,以加上其他層。 創造出本發明之雙鑲嵌内連線結構的程序可以藉由 一可執行一般目.的的電腦程式來執行。該電腦控制各種處 理步驟,以創造出上述結構。 圖式簡單說明: 本發明之教導可以藉由參考以下之詳細說明再配合 附圖以迅速了解,圖式中: 第1A-1G圖為先前技藝單鑲嵌處理之處理步驟順序圖。 第2A-2E圖為先前技藝雙鑲嵌處理之處理步騾順序圖。 第3 A-3Η圖依據本發明之雙鑲嵌處理之處理步驟順序 圖。 第4 A-4G圖為當用以配合第3Α-3 Η圖步驟形成一多層内 連線結構時之處理步驟順序圖。 第5圖描繪用以製造本發明之内連線結構之電腦控制半導 體晶圓處理系統之方塊圖。 第6圖描繪出用以為第5圖之電腦所執行以控制半導體晶 圓處理系統之軟體程式之流程圖。 為了容易了解,相同參考數可以被使用來指定於共用圖式 中之相同元件。 圖號對照說明: (請先閱讀背面之注意事項再填寫本頁) -------^ -lit —---- 100 基材 102 絕緣層 1 04 通孑L 106 金屬層 第8頁 457675 五、發明說明() 經濟部智慧財產局員工消費合作社印製 108 插 塞 1 10 絕 緣 層 1 12 溝 渠 1 14 金 屬 層 1 16 内 連 線 200 基 村 202 絕 緣 層 204 遮 罩 206 通 孔 2 10 溝 渠 2 12 光 阻 214 金 屬 層 300 基 材 302 絕 緣層 304 蚀 刻 中 止 層 306 絕 緣 層 3 1 0 孔 徑 3 1 2 孔 3 16 光 阻 320 溝 渠 400 第 一 層 402 内 連 線 404 純 化 層 406 絕 緣 層 408 蚀 刻 中 止 層 410 絕 緣 層 412 光 阻 414 孔 徑 416 孔 420 孔 徑 422 光 阻 424 溝 渠 426 内 連 線 層 428 内 連 線 结 構 500 半 導 體 晶 圓處理 系統 5 0 2 電 腦 系 統 504 通 訊 匯 流 排 506 絕 緣 層 沉 積 室 508 触 刻 中 止 層況積 室 5 10 光 阻 遮 罩 形 成 室 5 12 蝕 刻 室 5 14 光 阻 剝 離 室 5 16 金 屬 化, 室 5 18 中 央 處 理 單 元 520 記 憶 體 522 支 援 電 路 524 敕 體 常 式 526 晶 圓 傳 送 機 械 手臂 第9頁 --------III! ^ - I I-----^ « — tin---I i (請先閱讀背面之注意事項再填寫本頁) ^.ίίΐ Κ /ϊ ^ ^"(CN S) A 1 現恪(210 公左) 修正 經濟部智慧財產局員工消费合作社印製 A7 B7 五、發明說明() 發明詳細說明: 第3A-3H圖描繪出本發明雙鑲嵌處理之處理步驟。第 jA圖指7缯·出已經被沉積於基材300上之第一絕緣層3〇2, 其係大約具有與通孔欲求深度相同之厚度。第—絕緣層 3 0 2可以是任何可用於内連線結構内之絕緣體,例如二氧 化矽(SiOO或低介電常數(k)材料’例如氟化聚醯亞胺,氣 化硬玻璃(FSG)’非晶形氟化碳(a_c: F)’如同被稱為聚芳 酸(統稱為 PAE2.0 ’ PAE2.3 及 FLARE2.0),SLK,Di/s BCB,氣溶膠,HSQ,MSSQ,聚對-二甲苯基及其共聚物, 聚對-二甲苯基-AF4等級之材料’任一衍生自二氡化矽(例 如黑鑽石)及FlowFill等之低k值材料。第3B圖描緣—沉 積於第一絕緣層3 0 2上之蝕刻中止層3 0 4。若絕緣層為氧 化物’氡化物為主或有機低k值材料時,触刻中止層3 〇 4 係由諸如氮化矽物質所製作。一般而言,蝕刻中止材料係 為任一介電質’其很難以可蝕刻絕緣層之化學品來進行银 刻。當絕緣層為以氧化物為主,SiC或SiC/SiN之組合時, 例如’非晶形碳可以被用以作為蝕刻中止層或作為任_層 蚀刻中止層’使得可針對特定絕緣層而將兩層厚度調至最 佳。第3 C圖描繪於蝕刻中止層3 〇4之上沉積一第二絕緣 層3 06。第二絕緣層3 06再次為可以使用作為内連線结構 之絕緣層,例如二氧化矽或低介電質常數(k)材料’例如上 述相關於第一絕緣層所列者。第一及第二絕緣層材料並不 一定要為相同材料。 第3 D圖描繪出一光阻沉積於第二絕緣層3〇6之上表 第10頁 本紙張尺度適用中®國家標準(CNS)A4規格 -------Ί---- I I · t 1 — I —1 I 訂-----1--I f請先閱讀背面之注意事項再填舄本頁)
(請先jullf面之注意事項再填寫本茛> 面上,該絕緣層306已經被顯影並被作出圖案,以定義一 孔徑3 1 0。因此,孔徑3 1 0具有最終通孔之大小及形狀, 該最終通孔將形成於第一絕緣層302中《於此例子中,光 阻係以傳統方式被形成,顯影及作成圈案。 於第3E圈中,所有這三層,即第一絕緣層302、蝕 刻中土層304及第二絕緣層306係被依序於一處理步驟中 以傳統反應式離子蚀刻處理進行蚀刻’並形成可穿過所有 三層之孔3 1 2,即諸層係以層306 ’ 304及然後302之順序 加以蝕刻。該孔係約等於最終通孔之直徑。另外,於第3 E 圖中’光阻已經於蝕刻處理完成後被剝離。一般係採用傳 統光阻剝離處理,例如使用氧或氧氟化學品之乾排灰,接 著再進行濕化學剥離’以去除殘留物。對於因使用氧而有 不利影響之低k材料(例如有機k材料,HSQ等),則不使 用乾排灰程序》於這些例子中,係使用—種濕光阻剝離溶 液。濕'刺離後可再接著進行排灰後的濕化學物殘留清洗處 理。雖然上述係說明單一蝕刻步驟,但每一層,亦即層 3 06、3 04及3 02可以個別蝕刻處理進行蝕刻,該個別蝕刻 處理程序中含有由每一層材料所定義之蝕刻化學物。 第3F圖描燴了於光阻314被旋塗後被施加至第二絕 緣層306以後的結構,隨後並將其顯影並颺案化,以定義 一孔徑溝渠318。該孔徑具有欲形成於第二絕緣層中最終 溝渠I大小及形狀。需知用於溝渠遮罩之顯影處理並無法 由孔312中去除所有光阻,即光阻316仍會保留於孔312 中•結果,於後續蝕刻處理時,孔之大小並未被蝕刻劑所 第丨1頁 ;紙張尺㈣用中國g家標準(CNS)A4規格(21G χ 2-^—· ^ L欠V:/运 ^'!- 〇/ 經濟部智慧財產局員工消费合作社印製 五、發明說明( 影響或改變。 第3 G圖描.續了具有一 f舞渠32〇 & %冑過第二絕緣層 至蝕刻中止層後之結構,即蝕刻中止層係於習知的蝕刻處 理中作為_種终點指示器。對於二氡化矽絕緣廣而言,蝕 刻處理使用了一種CxHyFz型化學品。當使用一低介電質 常數(fc)材料(例如k<3.8時)於任一絕緣層時,蝕刻中止層 一般係為氮化矽或二氧化矽。另外,以—硬遮罩作為結構 之上層,以確保蝕刻時可精確的定義出通孔。用於多層金 屬化結構中之低k材科之综覽係述於共同申請之美國專利 申請案第08/987,2 1 9號中,其係於1997年12月9曰提出 申請,於此併入作為參考。 一旦蚀刻完成’剩餘光阻係被由第二絕緣層3〇6之表 面及由孔3 12内刺離。第3G圖之結構為以傳統方式,使 用鋁,鋁合金,銅,銅合金及其他此類金屬作金屬化。金 屬化可以使用化學氣相沉積(CVD),物理氣相沉積(pvD) ’ CVD/PVD组合,電鍍及無電電鍍加以執行。為完成一雙 讓嵌内連線結構;3 2 2,金屬化結構係使用化學機械研磨法 (CMP)或回蚀處理加以平坦化,以形成如第3H圖中所描 述之結構322 » 因通孔係形成於溝渠之前,因此可以上述處理來蝕刻 一完整的通孔。因此,先前技藝中會影響通孔大小之對齊 誤差對本發明處理並不重要β再者,溝渠寬度可以被作成 相同於通孔寬度,使得積體電路内之元件密度增加。 前述技術可以被用以定義及製造一多層内連線結 第12頁 泰紙浪尺度遘用中國國家標準(CNS)A4規格(2ΐ〇χέ97公釐) .1 1· n ϋ n ^ tt .^1 ϋ ^ I -JS1-3I1 · I n 1· n I I <請先w讀背面之注意事項再填寫本頁) B7 五、發明說明() 影響或改變》 第3G圖描燴了具有一溝渠32〇蝕刻穿過第二絕緣層 至蚀刻中止層後之結構,即蚀刻中止層係於習知的蚀刻處 理中作為一種終點指示器。對於二敦化梦絕緣層而言,蚀 刻處理使用了一種CxHyFz型化學品。當使用一低介電質 常數(k)材料(例如k<3‘8時)於任—絕緣層時,蝕刻中止層 一般係為氮化矽或二氧化矽,另外,以一硬遮罩作為結構 之上廣,以確保蝕刻時可精確的定義出通孔β用於多層金 屬化結構中之低k材料之综覽係述於共同申請之美國專利 申請案第08/987,219號中,其係於1997年12月9曰提出 申請,於此併入作為參考。 經濟部智慧財產局員工消费合作社印製 一旦姓刻完成,剩餘光阻係被由第二絕緣層3〇6之表 面及由孔312内制離。第3G0之結構為以傳統方式,使 用鋁’鋁合金,銅,銅合金及其他此類金屬作金屬化β金 屬化可以使用化學氣相沉積(CVD),物理氣相沉積(pvD), CVD/PVD组合,電鍍及無電電鍍加以執行。為完成一雙 緩嵌内連線結構322,金屬化結構係使用化學機械研磨法 (CMP)或回蝕處理加以平坦化’以形成如第311圖中所描 述之結構322 » 因通孔係形成於溝渠之前,因此可以上述處理來蝕刻 一完整的通孔•因此’先前技藝中會影響通孔大小之對齊 誤差對本發明處理並不重要β再者,溝渠寬度可以被作成 相同於通孔宽度,使得積體電路内之元件密度增加。 前述技術可以被用以定義及製造一多層内連線結 第12頁 本紙張尺度適用_理®家標準<CNS)A4婕格(210χ対7公薏〉
發明說明( 經濟部智慧財產局員工消费合作社印製 蝕刻中止層之孔4丨6係為最終通 層_中將該最終通孔金屬化,大:,並於第三絕緣 剩離了用以定義通孔之光阻後的結構/飧了由結構中 第4D蹰描繪於已經被顯影, .^ n 吓砹圖案以定義一孔徑 420之光阻4〗8已經被形成於 ^ 不叫絕緣層410上後之結 構。·"意部份之綠422可以被沉積進人通孔(孔416), 當溝渠係錢刻0四絕緣層41Q中時,其保護通孔^ 化層不被㈣。例如,光阻係被旋塗(或沉積),頻影及作 成圖案’以定義欲形成於第四絕緣層中之最終溝渠之大小 及形狀。 第4E圖描繪了以一反應式離子蝕刻處理於第四絕緣 層410中進行溝渠蝕刻以形成溝渠後之結構。第π 圖同時描繪了由結構中將未顯影光阻剝離後之結構。 最後,如第4F圖中所示,蝕刻通孔416中的鈦化層 404並曝露出第三絕緣層4〇6以和第一内連線層400中之 下層内連線結構402形成一連接位置。維然前述說明假設 蝕刻中止層及鈍化層係為相同材料及厚度,但遮不需要以 相同材料或相同厚度製造蝕刻中止層。由此處之說明可 知,熟習此技藝者將可很容易的修改該程序,以使用不同 材料及/或厚度之蝕刻中止層及鈍化層。 如於第4G圖所示,第二内連線層426可以被金屬化’ 使得第二内連線結構428可以電氣連接至下面之内連接線 結構402。該被金屬化之結構然後使用CMP或回蚀處理以 平坦化,以形成第4G圏中之多層雙鑲嵌結構。 第14頁 本紙張尺度適用中國國家標準(CNS)A4規格(210 * 297公釐)
457675 A7 經濟部智慧財產局員工消費合作社印*'1^ B7 五、發明說明() 於此程序中’有涉及兩光阻步驟。鈍化層404係被有 計劃地於通孔或溝渠蝕刻時被留下,以保護下層金屬(例 如銅)不受光阻剩離處理。因為典型地,一氧為主之電漿 係被用於此剝離處理,所以當銅被作為金屬化時,於光阻 剥離或後蝕刻殘留去除時(典型係由濕化學品進行),銅腐 蚀為一考量。 或者’蚀刻通孔經過第四絕緣層4 1 0,蝕刻中止層408 及第二絕緣層406之同時,鈍化層可以被去除。於此時, 為了保護銅於光阻剝離處理時不受腐蝕,低溫光阻剝離處 理可以配合一後蝕刻殘留去除用之濕化學品來使用,這將 不會腐轴銅。然而,較好是,鈍化層於通孔及溝渠蝕步騾 中並未被去除。 第5圖描繪一電腦控制半導體晶圓處理系統5〇〇之方 塊圖’其係用以製造本發明之内連線結構。系統5〇〇包含 一電腦系統502,其係經由電腦通訊匯流排504連接至多 數字中及次系統中,用以對一半導體晶圓完成各種處理步 驟。這些室及次系統包含一絕緣(介電質)沉積室5 06 1 — 蚀刻中止沉積室508,一光阻遮罩形成室510,一蝕刻室 5 1 2,一光阻剥離室5 1 4,及一金屬化室5 1 6。電腦系統包 含一中央處理單元(CPU)5 18,一記憶體520及各種支棱電 路5»中央處理單元5丨8可以是任意形式之一般目的電 腦處理機,爷可以作為控制各種室及次處理機之工業設 定。圮憶體5 2 0被連接至中央處理單元5 1 8。記憶體5 2 〇 可以是一或多數迅速可用之記憶體,例如隨機存取記憶體 第15頁 本紙热尺度適W屮11因家標苹丨规格(210x297公袞) (請先閲讀背面之注意事項再填寫本頁)
< I I I I I I I I I---III 4576 75 A7 B7 五、發明說明() (RAM) ’唯讀記憶體(R〇M) ’軟碟,硬碟,或其他型式之 數位儲存。支援電路5 2 2係連接至用以支援中央處理單元 用以傳統方式支援該處理機a這些電路包含快取, 電源’時脈電路,輸入/輸出電路,及次系統等。用以實施 本發明之這些製造步驟之控制軟體係大致被儲存於記憶 體520中作為軟體常式524。軟體可以同時被一 CPU所儲 存及/或執行,該CPU係遠離開由CPU所控制之硬體。 當被CPU5 1 8所執行時,軟體常式524轉換一般目的 電腦502成為一特定目的電腦,其控制各種室,使得製造 步驟係被執行於每一室中。該等被軟體常式所執行之特定 處理功能係相對於第6圖作詳細討論。 雖然,被規劃為一特定目的電腦,來用以控制半導體 晶圓處理系統5 0 0之一般目的電腦5 0 2係被討論,但應可 以了解的是,雖然一般目的電腦只被用作為附著於每一室 及次系統之多數電腦之控制器,但單--般目的電腦502 之計具功能可以分配於各種室及次系統間,並被執行於相 關於這些室及次系統之處理機上β另外,雖然本發明之處 理係被討論為以軟體常式加以實施,但於此所揭示之一些 方法步驟係可以被軟體控制器所執行於硬體中》因此,本 發明可以被實施為執行於一電腦系統中之敕體,作為應用 指定積禮電路或其他類型硬體實施法之硬體,或軟體及硬 體之组合。 第6圖描繪包含於半導體晶圓處理系統控制常式524 中之處理步驟之流程圖。常式524係開始於步騾600,藉 _______ 第16頁 纸 一---- (請先閱讀背面之注意事項再填寫本頁) I ! ---I I ---- I I I-- 經濟部智慧財產局員工消費合作社印製 457875 A? B7 五、發明說明() 由放置一晶圓於绍 # n …'象層(介電筲)¾積室内開始,其中絕緣 積室,沉積-心中於步驟6。…常式使得㈣中止沉 600及蚀刻中止層6〇止層:絕綠層上。-般而t ’絕緣層 處理室中,因此係沉積於兩不同類型之丰導體晶圓 臂,將晶圓由…:器將必須使用-晶圓支撐機械手 動至另—ί。或者,絕緣層及蝕刻中 止層可以被沉積於單一 略。 至中’使得一晶圓傳送步驟被省 ' '諸至被使用時’晶圊係由蝕刻中止沉積室傳 送回到絕緣層沉積室 儿積〜第二絕緣層於蝕刻中止層 上3隨後,於步驟6〇6中, 中 4孔光阻係沉積並作出圖案’ 以識別通孔之位置。於+ 於步驟6〇8中,遮罩結構係然後使用 一蝕刻室加以蝕刻,來士甘… , 形成貫穿第一及第二絕緣層及蝕刻 中止層之通孔。於步驟6丨Λ由 7鄉610中’晶圓然後被移動至一光阻 剝離室,其中光阻係姑本疮。虹、 ί被去除然後,於步驟6 12中,晶圓 係被傳送回到総料形成室^使得溝渠綠遮罩形成 並作成圖案於通孔結構之上614+,包含有遮罩 結構之晶圓係'被傳送至触刻t,以轴刻溝渠進入晶圓中。 於步驟616中’溝渠及通孔結構係藉由一化學氣相沉積法 (CVD),物理氣相沉積(PVD),CVD/pvD之組合’電鍍, 或無電電鍍金屬材料於雙鑲蕨結構上,而被金屬化於—金 屬化室中。衿步驟618中,金屬化係然後於CMp機器中 被平坦化或使用一回蝕處理於一蝕刻室中。因此,一雙镶 喪内連線結構係被依據本發明加以形成。若需要製造_多 第17頁 (請先闇讀背面之注意事項再填寫本頁) 裝--------訂*--------線 經濟部智慧財產局員工消費合作社印製 137 137 經濟部智慧財產局員工消費合作社印製 Λ7 五、發明說明() 層結構,則步驟600至6 1 8之處理可以使用一鈍化層於層 間加以重覆,這是如同參考以上第4A至4G圖所討論的。 雖然,併入.有本發明之教導之各種實施例已經被示出 並如此所詳細討論,熟習於本技藝者可以迅速導出於這些 教導内之各種其他實施例。 第18頁 本滴Η 家U準(CNSUi規格公兌) ----------- --------訂- --------4< {請先閱讀背面之注意事項再填寫本頁)

Claims (1)

  1. A8 B8 CB D8 457675 六、申請專利範圍 1. 一種用以形成一内連線結構之方法,該方法至少包含 以下步骠: (a) 沉積一.第一絕緣層於一基材上; (b) 沉積一蝕刻中止層於該第一絕緣層上; (c) 沉積一第二絕緣層於該蝕刻中止層上; (d) 形成一第一遮罩於該第二絕緣層上; (e) 蝕刻該第一絕緣層,該蝕刻中止層及該第二絕緣 層,以定義出一通孔; (f) 去除該第一遮罩; (g) 形成一第二遮罩,以定義出一溝渠; (h) 蝕刻由該第二遮罩所定義之該第二絕緣層,以形 成一溝渠;及 (i) 將該通孔及溝渠金屬化,以形成一内連線結構。 2. 如申請專利範圍第1項所述之方法,其中上述之第一 遮罩係以下列步驟形成: 施加一光阻材料至該第二絕緣層; 顯影該光阻;及 圖案化該光阻,以定義出該通孔之位置及尺寸。 3. 如申請專利範圍第1項所述之方法,其中上述之第二 遮覃係4下列步驟形成: 施加一光阻材料至第二絕緣層: 顯影該光阻;及 ____第19頁 本.¾張凡度適用中國國家棹準(CNS ) Λ4規格(210X297公釐) m I - - n I - - —1 I \么/ 1! - . _ - -: I HI ^TLJ 牙 、v这 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 457675 AS BB CS D8 經濟部智慧財產局員工消費合作杜印製 六、申請專利範圍 圖案化該光阻’以定義該溝渠之位置及尺寸。 4. 如申請專利·範圍第3項所述之方法’其中該通孔内之 光阻並未被完全顯影。 5. 如申請專利範圍第1項所述之方法’其中用來形成該 通孔之蝕刻步驟係為一反應性離子蝕刻。 6. 如申請專利範圍第1項所述之方法,其中用來蚀刻上 述第二絕緣層中溝渠的步驟為一反應性離子蝕刻。 7. 如申請專利範圍第1項所述之方法’其中上述第一絕 緣層及第二絕緣層係由二氧化妙所構成。 8. 如申請專利範圍第1項所述之方法’其中上述第—絕 緣層或弟二絕緣層或兩者係由一低介電常數材料所構 成。 9. 如申請專利範圍第1項所述之方法,更包含藉由純化 遠金屬化層’以形成一第二層内連線結構,該結構包 含一第二通孔及一第二溝渠,然後,重覆步驟⑷至 (h) ’然後’蝕刻一鈍化層’以露出第二通孔底部之金 屬層並將該第二通孔及溝渠金屬化。 -------------------第 頁 本1璉用中阁困家鉍牟(CRS ) A4规格(210X297公後_) i— I - - I -----i I -- - ill I ,- i-i— m I (請先閱讀背面之注意事項再填寫本頁) 457675 A8 B8 CS D8 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 1 1 I 1 0. —種 用以 形 成 一多 層 内 連線結構 之 方 法 ,至 少 包 含 下 1 1 I 列步 驟: I I (a) 沉積 一 .第 一絕 緣 層 於一基材 上 請 1 1 閱 I (b) 沉積 '— ik 刻中 止 層 於第一絕 緣 層 上 讀 背 I (c) 沉積 一 第 二絕 緣 層 於該轴刻 中 止 層 上: 之 ! 注 I (d) 形成 — 第 一遮 罩 層 於該第二 絕 緣 層 上; 意 事 1 項 | ⑷ 触刻 該 第 一絕 緣 層 ,該蝕刻 中 止 層 及該 第 二 絕 緣 再 填 1 層, 以 定 義出 一 通 孔; 寫 本 衣 頁 ί (Ό 去除 一 第 一遮 罩 1 (g) 形成 — 第 二遮 罩 以定義出 一 溝 渠 1 1 (h) 蚀刻 該 由 第二 遮 罩 所定義之 第 二 絕 緣層 以 形 成 1 1 一溝 渠 1 訂 I (i) 將該 通 孔 及溝 渠 金 屬化,以 形 成 一 内連 線 結 構 1 1 1 tj) 將該 金 屬 化層 平 坦 化; 1 I (k) 形成 一 純 化層 於 該 平坦化金 屬 化 層 上; 1 1 I ⑴ 重覆 步 驟 (a)-(h) , 以形成第 二 層 内 連線 結 構 其 1 包含 一 第 二通 孔 及 第二溝渠 t I I (m) 去除 該 第 二通 孔 底 部之鈍化 層 及 1 1 (n) 將該 第 二 通孔 及 第 二溝渠金 屬 化 ·> 以形 成 第 二 層 1 1 之内 連 線 結構 9 Γ I 1 1 如申 請專 利 範 圍第 1 0項所述之方法, 其 中上 述 之 第 一 1 I 遮罩 係藉 下 列 步驟 形 成 1 | 施力口 一光 阻 材 料至 該 第 二絕緣層 1 1 ! 第21頁 1 1 本紙張尺.度通用十阐國家標準(CNS ) A4jS見格(21〇X25»7公釐) 4576 75 B8 C8 D8六、申請專利範圍 寸 尺 及 置 位 之 孔 通 該 義 定 以 及 ’ ; 阻 阻光 光該 t匕 士5/Λ— 影案 顯圖 遮 二 第 述 上 中 其 法 方 之 述 所 項 : ο 1 成 第 形 圍驟 範步 1MJ JU # 歹 專 下 請以 申係 如罩 2 1—_ 寸 尺 及 置 位 * ’ 之 層 渠 緣 溝 絕 該 二 義 第 定 至 以 料及, 材.,阻 阻阻光 光光該 一 該化 加影案 施顯圖 光 之 内 孔 通 中 其 法 方 之 述 所 項 2 '—- α 第影 圍顯 範全 利 完 專被 請未 申並 如阻 1 為 第 係 圍驟 範步 利刻 專 姓。 請之合 申孔組 如通之 法 方 之 述 所 項 該刻 成蚀 形性 來向 用等 中及 其 刻 蝕 子 ί 性 應 反 (請先閱讀背面之注意事項再填寫本頁) 裝. 第 之 圍渠 範溝 利中 專層 請緣 申絕 如二 法 方 之 述 所 項 ο 11 反 1 為 驟 步 rnj. 亥 蚀 第 刻。 蝕刻 來蝕 用子 中離 其性 應 經濟部智慧財產局員工消f合作社印製 第 之 述 上 〇 中成 其構 去所 二 所I 由 第緣 圍絕 範二 利第 專及 請層 申緣 如絕 一 作 第料 之材 述數 上常 中 電 其介 , 氐 二 方 J I 由 之· 係 i者 項或 ο 1 層 第緣 圍絕 範二 利第 專或 請層 申緣 如絕 頁 2 2 第I 太纸張尺度適用中國國家標率(CNS ) ,Μ規格(2Κ)Χ 297公嫠) 457 6 75 8 8 8 8 ABCD 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 構成3 18. —種數位儲存媒體,包含一電腦程式,其被一電腦執行 時,使得電腦作動一半導體晶圓處理系統.以形成一内 連線結構,藉由執行至少以下步驟: (a) 沉積一第一絕緣層於一基材上; (b) 沉積一蝕刻中止層於該第一絕緣層上; (c) 沉積一第二絕緣層於該蝕刻中止層上; (d) 形成一第一遮罩於該第二絕緣層上; (e) 蝕刻該第一絕緣層,該蝕刻中止層及該第二絕緣 層,以定義出一通孔; (f) 去除該第一遮罩; (g) 形成一第二遮罩,以定義出一溝渠; (h) 蚀刻由該第二遮罩所定義之該第二絕緣層,以形 成一溝渠;及 (i) 將該通孔及溝渠金屬化,以形成一内連線結構。 1 9.如申請專利範圍第1 8項所述之數位儲存媒體,其中當 儲存於上述數位儲存媒體中的程式被執行時,進而可 使該半導體晶圓處理系統藉由下列步驟來產生第一遮 罩: 施加一光阻材料至該第二絕緣層; 顯影該光阻;及 圖案化該光阻,以定義該通孔之位置及尺寸。 第23頁 '-- - - - i 1 - k - - - 3¾-5. (請先閲讀背面之注意事項再填寫本頁) 本紙汉尺度逍用屮阐國家標準(CNS ) Λ4規格(210X297公釐) 457675 A8 B8 C8 D8 六、申請專利範圍 2 0.如申請專利範圍第1 8項所述之數位儲存媒體,其中當 儲存於上述數位儲存媒體中的程式被執行時,進而可 使該半導體晶圓處理系統藉由下列步驟來產生該第二 遮罩: 施加一光阻材料至第二絕緣層; 顯影該光阻;及 圖案化該光阻,以定義該溝渠之位置及尺寸。 2 1 .如申請專利範圍第1 8項所述之數位儲存媒體,其中當 儲存於上述數位儲存媒體中的程式被執行時,進而可 使該半導體晶圓處理系統可執行能藉由鈍化該金屬化 層而產生内含第二通孔及第二溝渠之第二層内連線結 構的步驟,然後,重覆步驟(a)至(h),然後,姓刻一純 化層,以便將第二通孔底部之金屬層外露並將該第二 通孔及溝渠金屬化。 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 ____第24頁 木紙張尺度遠川中國阁家標準(Cf:S )八4規格(210X29?公蝥J
TW088111474A 1998-07-23 1999-07-06 Method of producing an interconnect structure for an integrated circuit TW457675B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US09/122,080 US6245662B1 (en) 1998-07-23 1998-07-23 Method of producing an interconnect structure for an integrated circuit

Publications (1)

Publication Number Publication Date
TW457675B true TW457675B (en) 2001-10-01

Family

ID=22400481

Family Applications (1)

Application Number Title Priority Date Filing Date
TW088111474A TW457675B (en) 1998-07-23 1999-07-06 Method of producing an interconnect structure for an integrated circuit

Country Status (7)

Country Link
US (2) US6245662B1 (zh)
EP (1) EP1101247B1 (zh)
JP (1) JP2002521821A (zh)
KR (1) KR100633979B1 (zh)
DE (1) DE69933933T2 (zh)
TW (1) TW457675B (zh)
WO (1) WO2000005763A1 (zh)

Families Citing this family (114)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6429120B1 (en) 2000-01-18 2002-08-06 Micron Technology, Inc. Methods and apparatus for making integrated-circuit wiring from copper, silver, gold, and other metals
US6406995B1 (en) 1998-09-30 2002-06-18 Intel Corporation Pattern-sensitive deposition for damascene processing
US6649515B2 (en) 1998-09-30 2003-11-18 Intel Corporation Photoimageable material patterning techniques useful in fabricating conductive lines in circuit structures
US6635583B2 (en) * 1998-10-01 2003-10-21 Applied Materials, Inc. Silicon carbide deposition for use as a low-dielectric constant anti-reflective coating
US6974766B1 (en) 1998-10-01 2005-12-13 Applied Materials, Inc. In situ deposition of a low κ dielectric layer, barrier layer, etch stop, and anti-reflective coating for damascene application
US6303972B1 (en) 1998-11-25 2001-10-16 Micron Technology, Inc. Device including a conductive layer protected against oxidation
US7067861B1 (en) * 1998-11-25 2006-06-27 Micron Technology, Inc. Device and method for protecting against oxidation of a conductive layer in said device
US7378740B2 (en) * 1998-12-01 2008-05-27 United Microelectronics Corp. Dual damascene structure for the wiring-line structures of multi-level interconnects in integrated circuit
US6936531B2 (en) 1998-12-21 2005-08-30 Megic Corporation Process of fabricating a chip structure
US6965165B2 (en) * 1998-12-21 2005-11-15 Mou-Shiung Lin Top layers of metal for high performance IC's
WO2001001480A1 (en) * 1999-06-30 2001-01-04 Intel Corporation Method of protecting an underlying wiring layer during dual damascene processing
US6274478B1 (en) * 1999-07-13 2001-08-14 Motorola, Inc. Method for forming a copper interconnect using a multi-platen chemical mechanical polishing (CMP) process
US6365327B1 (en) * 1999-08-30 2002-04-02 Agere Systems Guardian Corp. Process for manufacturing in integrated circuit including a dual-damascene structure and an integrated circuit
JP2001135723A (ja) * 1999-11-04 2001-05-18 Nec Corp 半導体装置及びその製造方法
US6420262B1 (en) * 2000-01-18 2002-07-16 Micron Technology, Inc. Structures and methods to enhance copper metallization
US6376370B1 (en) 2000-01-18 2002-04-23 Micron Technology, Inc. Process for providing seed layers for using aluminum, copper, gold and silver metallurgy process for providing seed layers for using aluminum, copper, gold and silver metallurgy
US7262130B1 (en) * 2000-01-18 2007-08-28 Micron Technology, Inc. Methods for making integrated-circuit wiring from copper, silver, gold, and other metals
US6469775B1 (en) * 2000-01-31 2002-10-22 Micron Technology, Inc. Reticle for creating resist-filled vias in a dual damascene process
US6573030B1 (en) 2000-02-17 2003-06-03 Applied Materials, Inc. Method for depositing an amorphous carbon layer
US6399478B2 (en) * 2000-02-22 2002-06-04 Sanyo Electric Co., Ltd. Method of making a dual damascene structure with modified insulation
ATE352869T1 (de) * 2000-03-20 2007-02-15 Koninkl Philips Electronics Nv Halbleitervorrichtung und verfahren zu deren herstellung
US6348395B1 (en) * 2000-06-07 2002-02-19 International Business Machines Corporation Diamond as a polish-stop layer for chemical-mechanical planarization in a damascene process flow
JP2002194547A (ja) 2000-06-08 2002-07-10 Applied Materials Inc アモルファスカーボン層の堆積方法
US6576550B1 (en) 2000-06-30 2003-06-10 Infineon, Ag ‘Via first’ dual damascene process for copper metallization
TW519725B (en) * 2000-06-30 2003-02-01 Infineon Technologies Corp Via first dual damascene process for copper metallization
US6846737B1 (en) * 2000-08-15 2005-01-25 Intel Corporation Plasma induced depletion of fluorine from surfaces of fluorinated low-k dielectric materials
US6511912B1 (en) * 2000-08-22 2003-01-28 Micron Technology, Inc. Method of forming a non-conformal layer over and exposing a trench
EP1193555A1 (en) 2000-08-31 2002-04-03 Fuji Photo Film Co., Ltd. Negative resist composition
US6395632B1 (en) * 2000-08-31 2002-05-28 Micron Technology, Inc. Etch stop in damascene interconnect structure and method of making
US6455432B1 (en) * 2000-12-05 2002-09-24 United Microelectronics Corp. Method for removing carbon-rich particles adhered on a copper surface
US6383929B1 (en) * 2001-01-11 2002-05-07 International Business Machines Corporation Copper vias in low-k technology
US6743732B1 (en) * 2001-01-26 2004-06-01 Taiwan Semiconductor Manufacturing Company Organic low K dielectric etch with NH3 chemistry
US6388330B1 (en) * 2001-02-01 2002-05-14 Advanced Micro Devices, Inc. Low dielectric constant etch stop layers in integrated circuit interconnects
US6372631B1 (en) * 2001-02-07 2002-04-16 Advanced Micro Devices, Inc. Method of making a via filled dual damascene structure without middle stop layer
US6365505B1 (en) * 2001-02-21 2002-04-02 Advanced Micro Devices, Inc. Method of making a slot via filled dual damascene structure with middle stop layer
US6391766B1 (en) * 2001-02-21 2002-05-21 Advanced Micro Devices, Inc. Method of making a slot via filled dual damascene structure with middle stop layer
US20030008243A1 (en) * 2001-07-09 2003-01-09 Micron Technology, Inc. Copper electroless deposition technology for ULSI metalization
US7085616B2 (en) 2001-07-27 2006-08-01 Applied Materials, Inc. Atomic layer deposition apparatus
DE10154500B4 (de) * 2001-11-07 2004-09-23 Infineon Technologies Ag Verfahren zur Herstellung dünner, strukturierter, metallhaltiger Schichten mit geringem elektrischen Widerstand
US7932603B2 (en) * 2001-12-13 2011-04-26 Megica Corporation Chip structure and process for forming the same
US7226853B2 (en) * 2001-12-26 2007-06-05 Applied Materials, Inc. Method of forming a dual damascene structure utilizing a three layer hard mask structure
US6806203B2 (en) 2002-03-18 2004-10-19 Applied Materials Inc. Method of forming a dual damascene structure using an amorphous silicon hard mask
US6635546B1 (en) * 2002-05-16 2003-10-21 Infineon Technologies Ag Method and manufacturing MRAM offset cells in a damascene structure
US6821905B2 (en) * 2002-07-30 2004-11-23 Taiwan Semiconductor Manufacturing Co., Ltd Method for avoiding carbon and nitrogen contamination of a dielectric insulating layer
DE10240176A1 (de) * 2002-08-30 2004-04-29 Advanced Micro Devices, Inc., Sunnyvale Ein dielektrischer Schichtstapel mit kleiner Dielektrizitätskonstante einschliesslich einer Ätzindikatorschicht zur Anwendung in der dualen Damaszenertechnik
US6838372B2 (en) 2002-09-25 2005-01-04 Cookson Electronics, Inc. Via interconnect forming process and electronic component product thereof
US7071112B2 (en) * 2002-10-21 2006-07-04 Applied Materials, Inc. BARC shaping for improved fabrication of dual damascene integrated circuit features
US6917108B2 (en) * 2002-11-14 2005-07-12 International Business Machines Corporation Reliable low-k interconnect structure with hybrid dielectric
US7459790B2 (en) * 2003-10-15 2008-12-02 Megica Corporation Post passivation interconnection schemes on top of the IC chips
US7064078B2 (en) 2004-01-30 2006-06-20 Applied Materials Techniques for the use of amorphous carbon (APF) for various etch and litho integration scheme
US7638440B2 (en) 2004-03-12 2009-12-29 Applied Materials, Inc. Method of depositing an amorphous carbon film for etch hardmask application
JP4879159B2 (ja) 2004-03-05 2012-02-22 アプライド マテリアルズ インコーポレイテッド アモルファス炭素膜堆積のためのcvdプロセス
US20050253268A1 (en) * 2004-04-22 2005-11-17 Shao-Ta Hsu Method and structure for improving adhesion between intermetal dielectric layer and cap layer
US7078814B2 (en) * 2004-05-25 2006-07-18 International Business Machines Corporation Method of forming a semiconductor device having air gaps and the structure so formed
US7098105B2 (en) * 2004-05-26 2006-08-29 Micron Technology, Inc. Methods for forming semiconductor structures
US7339272B2 (en) * 2004-06-14 2008-03-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with scattering bars adjacent conductive lines
US7094442B2 (en) 2004-07-13 2006-08-22 Applied Materials, Inc. Methods for the reduction and elimination of particulate contamination with CVD of amorphous carbon
US7151040B2 (en) 2004-08-31 2006-12-19 Micron Technology, Inc. Methods for increasing photo alignment margins
US7910288B2 (en) 2004-09-01 2011-03-22 Micron Technology, Inc. Mask material conversion
US7442976B2 (en) 2004-09-01 2008-10-28 Micron Technology, Inc. DRAM cells with vertical transistors
US7115525B2 (en) 2004-09-02 2006-10-03 Micron Technology, Inc. Method for integrated circuit fabrication using pitch multiplication
US7655387B2 (en) * 2004-09-02 2010-02-02 Micron Technology, Inc. Method to align mask patterns
US7390746B2 (en) 2005-03-15 2008-06-24 Micron Technology, Inc. Multiple deposition for integration of spacers in pitch multiplication process
US7253118B2 (en) * 2005-03-15 2007-08-07 Micron Technology, Inc. Pitch reduced patterns relative to photolithography features
US7611944B2 (en) 2005-03-28 2009-11-03 Micron Technology, Inc. Integrated circuit fabrication
US7371627B1 (en) 2005-05-13 2008-05-13 Micron Technology, Inc. Memory array with ultra-thin etched pillar surround gate access transistors and buried data/bit lines
US7120046B1 (en) 2005-05-13 2006-10-10 Micron Technology, Inc. Memory array with surrounding gate access transistors and capacitors with global and staggered local bit lines
US7429536B2 (en) * 2005-05-23 2008-09-30 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
WO2006125462A1 (en) * 2005-05-25 2006-11-30 Freescale Semiconductor, Inc Cleaning solution for a semiconductor wafer
US7560390B2 (en) * 2005-06-02 2009-07-14 Micron Technology, Inc. Multiple spacer steps for pitch multiplication
US7396781B2 (en) * 2005-06-09 2008-07-08 Micron Technology, Inc. Method and apparatus for adjusting feature size and position
US7541632B2 (en) * 2005-06-14 2009-06-02 Micron Technology, Inc. Relaxed-pitch method of aligning active area to digit line
US7902598B2 (en) 2005-06-24 2011-03-08 Micron Technology, Inc. Two-sided surround access transistor for a 4.5F2 DRAM cell
US7888721B2 (en) * 2005-07-06 2011-02-15 Micron Technology, Inc. Surround gate access transistors with grown ultra-thin bodies
US7768051B2 (en) 2005-07-25 2010-08-03 Micron Technology, Inc. DRAM including a vertical surround gate transistor
US7413981B2 (en) * 2005-07-29 2008-08-19 Micron Technology, Inc. Pitch doubled circuit layout
US8123968B2 (en) * 2005-08-25 2012-02-28 Round Rock Research, Llc Multiple deposition for integration of spacers in pitch multiplication process
US7816262B2 (en) * 2005-08-30 2010-10-19 Micron Technology, Inc. Method and algorithm for random half pitched interconnect layout with constant spacing
US7696567B2 (en) 2005-08-31 2010-04-13 Micron Technology, Inc Semiconductor memory device
US7829262B2 (en) * 2005-08-31 2010-11-09 Micron Technology, Inc. Method of forming pitch multipled contacts
US7759197B2 (en) * 2005-09-01 2010-07-20 Micron Technology, Inc. Method of forming isolated features using pitch multiplication
US7557032B2 (en) * 2005-09-01 2009-07-07 Micron Technology, Inc. Silicided recessed silicon
US7393789B2 (en) * 2005-09-01 2008-07-01 Micron Technology, Inc. Protective coating for planarization
US7687342B2 (en) * 2005-09-01 2010-03-30 Micron Technology, Inc. Method of manufacturing a memory device
US7572572B2 (en) 2005-09-01 2009-08-11 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7776744B2 (en) * 2005-09-01 2010-08-17 Micron Technology, Inc. Pitch multiplication spacers and methods of forming the same
US7416943B2 (en) * 2005-09-01 2008-08-26 Micron Technology, Inc. Peripheral gate stacks and recessed array gates
US7704887B2 (en) * 2005-11-22 2010-04-27 Applied Materials, Inc. Remote plasma pre-clean with low hydrogen pressure
KR100650907B1 (ko) * 2005-12-29 2006-11-28 동부일렉트로닉스 주식회사 구리 금속으로 된 집적회로 인덕터 및 그 제조 방법
US7538858B2 (en) * 2006-01-11 2009-05-26 Micron Technology, Inc. Photolithographic systems and methods for producing sub-diffraction-limited features
US7476933B2 (en) 2006-03-02 2009-01-13 Micron Technology, Inc. Vertical gated access transistor
US7842558B2 (en) * 2006-03-02 2010-11-30 Micron Technology, Inc. Masking process for simultaneously patterning separate regions
US7902074B2 (en) 2006-04-07 2011-03-08 Micron Technology, Inc. Simplified pitch doubling process flow
US8003310B2 (en) * 2006-04-24 2011-08-23 Micron Technology, Inc. Masking techniques and templates for dense semiconductor fabrication
US7488685B2 (en) 2006-04-25 2009-02-10 Micron Technology, Inc. Process for improving critical dimension uniformity of integrated circuit arrays
US7795149B2 (en) * 2006-06-01 2010-09-14 Micron Technology, Inc. Masking techniques and contact imprint reticles for dense semiconductor fabrication
US7723009B2 (en) 2006-06-02 2010-05-25 Micron Technology, Inc. Topography based patterning
US20100273330A1 (en) * 2006-08-23 2010-10-28 Citibank N.A. As Collateral Agent Rinse formulation for use in the manufacture of an integrated circuit
US7611980B2 (en) 2006-08-30 2009-11-03 Micron Technology, Inc. Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures
US7517804B2 (en) * 2006-08-31 2009-04-14 Micron Technologies, Inc. Selective etch chemistries for forming high aspect ratio features and associated structures
US7666578B2 (en) 2006-09-14 2010-02-23 Micron Technology, Inc. Efficient pitch multiplication process
US8129289B2 (en) * 2006-10-05 2012-03-06 Micron Technology, Inc. Method to deposit conformal low temperature SiO2
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US8563229B2 (en) * 2007-07-31 2013-10-22 Micron Technology, Inc. Process of semiconductor fabrication with mask overlay on pitch multiplied features and associated structures
US8298931B2 (en) * 2007-09-28 2012-10-30 Sandisk 3D Llc Dual damascene with amorphous carbon for 3D deep via/trench application
US7737039B2 (en) 2007-11-01 2010-06-15 Micron Technology, Inc. Spacer process for on pitch contacts and related structures
US7659208B2 (en) 2007-12-06 2010-02-09 Micron Technology, Inc Method for forming high density patterns
US7790531B2 (en) 2007-12-18 2010-09-07 Micron Technology, Inc. Methods for isolating portions of a loop of pitch-multiplied material and related structures
US8030218B2 (en) 2008-03-21 2011-10-04 Micron Technology, Inc. Method for selectively modifying spacing between pitch multiplied structures
KR100953729B1 (ko) * 2008-06-18 2010-04-19 서울시립대학교 산학협력단 과도금층을 이용한 반도체 적층모듈 제조공정의 단축방법
US8076208B2 (en) 2008-07-03 2011-12-13 Micron Technology, Inc. Method for forming transistor with high breakdown voltage using pitch multiplication technique
US8101497B2 (en) 2008-09-11 2012-01-24 Micron Technology, Inc. Self-aligned trench formation
US8492282B2 (en) 2008-11-24 2013-07-23 Micron Technology, Inc. Methods of forming a masking pattern for integrated circuits
DE102016104306B4 (de) 2016-03-09 2020-04-09 Infineon Technologies Ag Dehnungs-sensor bzw. reduzierung einer durch eine dehnung verursachte drift einer brückenschaltung

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4962058A (en) * 1989-04-14 1990-10-09 International Business Machines Corporation Process for fabricating multi-level integrated circuit wiring structure from a single metal deposit
JPH03198327A (ja) 1989-12-26 1991-08-29 Fujitsu Ltd 半導体装置の製造方法
US5013400A (en) * 1990-01-30 1991-05-07 General Signal Corporation Dry etch process for forming champagne profiles, and dry etch apparatus
US5262354A (en) 1992-02-26 1993-11-16 International Business Machines Corporation Refractory metal capped low resistivity metal conductor lines and vias
US5439780A (en) 1992-04-29 1995-08-08 At&T Corp. Energy sensitive materials and methods for their use
US5371042A (en) 1992-06-16 1994-12-06 Applied Materials, Inc. Method of filling contacts in semiconductor devices
US5443995A (en) 1993-09-17 1995-08-22 Applied Materials, Inc. Method for metallizing a semiconductor wafer
JP3297220B2 (ja) * 1993-10-29 2002-07-02 株式会社東芝 半導体装置の製造方法および半導体装置
US5635423A (en) 1994-10-11 1997-06-03 Advanced Micro Devices, Inc. Simplified dual damascene process for multi-level metallization and interconnection structure
US5534462A (en) * 1995-02-24 1996-07-09 Motorola, Inc. Method for forming a plug and semiconductor device having the same
US5614765A (en) 1995-06-07 1997-03-25 Advanced Micro Devices, Inc. Self aligned via dual damascene
KR970707571A (ko) 1995-09-14 1997-12-01 이시마루 미키오 축소 치수용 다마스크 공정(damascene process for reduced feature size)
US5693568A (en) 1995-12-14 1997-12-02 Advanced Micro Devices, Inc. Reverse damascene via structures
US5702982A (en) 1996-03-28 1997-12-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for making metal contacts and interconnections concurrently on semiconductor integrated circuits
US6114216A (en) 1996-11-13 2000-09-05 Applied Materials, Inc. Methods for shallow trench isolation
US5904565A (en) * 1997-07-17 1999-05-18 Sharp Microelectronics Technology, Inc. Low resistance contact between integrated circuit metal levels and method for same
US5920790A (en) * 1997-08-29 1999-07-06 Motorola, Inc. Method of forming a semiconductor device having dual inlaid structure
US5877076A (en) * 1997-10-14 1999-03-02 Industrial Technology Research Institute Opposed two-layered photoresist process for dual damascene patterning
US5882996A (en) * 1997-10-14 1999-03-16 Industrial Technology Research Institute Method of self-aligned dual damascene patterning using developer soluble arc interstitial layer
EP0933814A1 (en) * 1998-01-28 1999-08-04 Interuniversitair Micro-Elektronica Centrum Vzw A metallization structure on a fluorine-containing dielectric and a method for fabrication thereof
US6365327B1 (en) * 1999-08-30 2002-04-02 Agere Systems Guardian Corp. Process for manufacturing in integrated circuit including a dual-damascene structure and an integrated circuit
US6426298B1 (en) * 2000-08-11 2002-07-30 United Microelectronics Corp. Method of patterning a dual damascene

Also Published As

Publication number Publication date
US6245662B1 (en) 2001-06-12
DE69933933D1 (de) 2006-12-21
US20020048929A1 (en) 2002-04-25
EP1101247A1 (en) 2001-05-23
US6548396B2 (en) 2003-04-15
EP1101247B1 (en) 2006-11-08
KR20010072034A (ko) 2001-07-31
WO2000005763A9 (en) 2000-08-03
JP2002521821A (ja) 2002-07-16
WO2000005763A1 (en) 2000-02-03
DE69933933T2 (de) 2007-08-02
KR100633979B1 (ko) 2006-10-16

Similar Documents

Publication Publication Date Title
TW457675B (en) Method of producing an interconnect structure for an integrated circuit
TW559999B (en) Semiconductor device having silicon-including metal wiring layer and its manufacturing method
US5466639A (en) Double mask process for forming trenches and contacts during the formation of a semiconductor memory device
KR100386622B1 (ko) 듀얼 다마신 배선 형성방법
JP2000077625A5 (zh)
TWI235452B (en) Manufacturing method of semiconductor device
TWI227046B (en) Process of metal interconnects
JP2720023B2 (ja) 半導体装置の製造方法
US6534415B2 (en) Method of removing polymer residues after tungsten etch back
US6306757B1 (en) Method for forming a multilevel interconnect
KR100406741B1 (ko) 반도체 소자 제조 방법
TW471125B (en) Manufacturing method of dual metal damascene
KR100349692B1 (ko) 강유전체 메모리 소자의 보호막 식각 방법
KR19990061009A (ko) 반도체 소자의 비아 콘택 형성방법
TW444349B (en) Manufacturing method of multi-level interconnect
TW535214B (en) Method of removing hard mask
KR100399602B1 (ko) 반도체 디바이스용 금속 배선 제조 방법
KR100284311B1 (ko) 비아 콘택 저항의 개선을 위한 반도체소자 제조방법
KR100458589B1 (ko) 반도체 소자 제조 방법
TW410456B (en) Method for improving the filling capability of tungsten plug
KR100781445B1 (ko) 반도체 소자의 금속 배선 형성 방법
TW527697B (en) Aluminum interconnection formation method
TW383457B (en) Manufacturing method for via
KR20050011461A (ko) 스토리지노드 플러그 형성 방법
KR20030091452A (ko) 피팅 현상을 방지하는 패턴 형성 방법

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees