KR20010058939A - 반도체소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 다결정실리콘/W층의 적층 게이트전극 형성시에 게이트 패턴닝을 위한 감광막 패턴을 W층 상부의 마스크 질화막을 패턴닝한 후에 제거할 때 W층이 공기중에 노출되는 것을 방지하여 W층 산화에 따른 공정상의 어려움을 해결하였으므로, 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 모스 전계효과 트랜지스터(Metal Oxide Semi conductor Field Effect Transistor; 이하 MOS FET라 칭함)의 게이트전극을 다결정 실리콘층과 W층의 적층 구조로 형성하되, W층이 산화되는 것을 방지하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법에 관한 것이다.
반도체소자가 고집적화되어 감에 따라 MOSFET의 게이트 전극도 폭이 줄어들고 있으나, 게이트 전극의 폭이 N배 줄어들면 게이트전극의 전기 저항이 N배 증가되어 반도체소자의 동작 속도를 떨어뜨린다. 따라서 게이트전극의 저항을 감소시키기 위하여 가장 안정적인 MOSFET 특성을 나타내는 폴리실리콘층/산화막 계면의 특성을 이용하여 폴리실리콘층과 실리사이드의 적층 구조인 폴리사이드가 저 저항 게이트로서 사용된다.
일반적으로 반도체 회로를 구성하는 트랜지스터의 기능에서 가장 중요한 기능은 전류구동능력이며, 이를 고려하여 MOSFET의 채널 폭을 조정한다. 여기서 가장 널리 쓰이는 MOSFET는 게이트 전극으로 불순물이 도핑된 폴리실리콘층을 사용하고, 소오스/드레인 영역은 반도체기판상에 불순물이 도핑된 확산 영역이 사용된다. 여기서 게이트전극의 면저항은 약 30∼70Ω/? 정도이며, 소오스/드레인 영역의 면저항은 N+의 경우에는 약 70∼150Ω/?, P+의 경우 약 100∼250Ω/? 정도이며, 게이트 전극이나 소오스/드레인 영역 상에 형성되는 콘택의 경우에는 콘택 저항이 하나의 콘택당 약 30∼70Ω/? 정도이다.
이와 같이 게이트전극과 소오스/드레인 영역의 높은 면저항 및 콘택 저항을 감소시키기 위하여 살리사이드(salicide; self-aligned silicide) 방법이나 선택적 금속막 증착 방법으로 게이트전극과 소오스/드레인 영역의 상부에만 금속 실리사이드막을 형성하여 MOSFET의 전류구동능력을 증가시켰다. 이러한 실리사이드중에서 TiSi2는 저항이 가장 낮고, 비교적 열 안정성이 우수하고 제조방법이 용이하여 가장각광받고 있다.
Ti 실리사이드를 사용하면 게이트전극과 소오스/드레인 영역의 면저항을 약 5Ω/?, 콘택 저항은 콘택당 약 3Ω/? 이하로 현저하게 감소되어 MOSFET의 전류구동능력이 40% 이상 증가되므로 MOSFET의 고집적화가 가능하다.
따라서 기가급 이상의 DRAM 소자나, 고집적화와 동시에 고속동작이 요구되는 로직 소자에서는 게이트전극과 소오스/드레인 영역의 표면에 실리사이드막을 형성하여 면저항을 낮추어 줄 필요성이 증가되고 있으며, 상기 Ti실리사이드막 보다 열적 안정성이 우수한 W-실리사이드막이 게이트전극으로 사용되기도 하지만 실리사이드막 자체의 저항이 통상의 금속보다는 높아 기가급 이상의 소자에서는 열적 안정성이 우수하고, 저항이 낮은 W층을 사용하기도 한다.
도 1a 내지 도1d는 종래 기술에 따른 반도체소자의 제조공정도이다.
먼저, 반도체기판(10)상에 게이트산화막(12)과 다결정 실리콘층(14)과 W층(16), 질화막(18) 및 반사방지막(20)을 순차적으로 형성한다. (도 1a 참조).
그다음 상기 반사방지막(20)상에 게이트 패터닝용 감광막 패턴(22)을 형성하고, (도 1b 참조), 상기 감광막 패턴(22)에 의해 노출되어있는 반사방지막(20)과 질화막(18)을 순차적으로 식각하여 W층(16)을 노출시키고, (도 1c 참조), 상기 감광막 패턴(22)을 제거한다. (도 1d 참조). 그후 도시되어있지는 않으나, 질화막(18) 패턴을 마스크로 W층(16)과 다결정실리콘층(14)을 순찾거으로 식각하여 게이트전극을 형성한다. 여기서 상기 감광막 제거 공정시 온도가 올라가면 노출되어있는 W층(16)이 산화되어 텅스텐산화막이 형성되어 부피가 증가된다.
상기와 같은 종래 기술에 따른 반도체소자의 제조방법은 W층 상부의 질화막을 감광막 패턴을 마스크로하여 식각하고 감광막 패턴을 제거하게 되는데, 이 과정에서 W층이 노출되게 되어 산화하게 되며, 상기 텅스텐 산화막을 식각이 매우 어려워 공정을 진행하기가 어려워지고, 그에 따라 공정수율 및 소자동작의 신뢰성이 떨어지는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명은 목적은 다결정실리콘/W 적층 구조의 게이트전극 형성시 식각 전 단계에서 W층이 공기중에 노출되는 것을 방지하여 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체소자의 제조공정도.
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 반도체소자의 제조공정도.
도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 반도체소자의 제조공정도.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 반도체기판 12 : 게이트산화막
14 : 다결정실리콘층 16 : W층
18 : 질화막 20 : 반사방지막
22 : 감광막 패턴 24 : 식각장벽층
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자 제조방법의 특징은,
반도체기판상에 게이트산화막과 다결정 실리콘층, W층, 질화막 및 반사방지막을 순차적으로 형성하는 공정과,
상기 반사방지막상에 게이트 패터닝용 감광막 패턴을 형성하는 공정과,
상기 감광막 패턴에 의해 노출되어있는 반사방지막과 질화막을 순차적으로 식각하되, 상기 질화막의 일정두께가 남도록하여 W층이 노출되지 않도록하는 공정과,
상기 감광막 패턴을 제거하는 공정과,
상기 일부가 식각된 질화막을 전면 식각하여 질화막 패턴을 형성하는 공정과,
상기 질화막 패턴에 의해 노출되어있는 W층과 다결정실리콘층을 순차적으로 식각하여 게이트전극을 형성하는 공정을 구비함에 있다.
본 발명의 다른 특징은,
반도체기판상에 게이트산화막과 다결정 실리콘층, W층, 식각장벽층, 질화막 및 반사방지막을 순차적으로 형성하되, 상기 식각장벽층은 질화막과는 식각선택비차를 가지는 물질로 형성하는 공정과,
상기 반사방지막상에 게이트 패터닝용 감광막 패턴을 형성하는 공정과,
상기 감광막 패턴에 의해 노출되어있는 반사방지막과 질화막을 순차적으로 식각하여 식각장벽층을 노출시키는 공정과,
상기 감광막 패턴을 제거하는 공정과,
상기 질화막 패턴에 의해 노출되어있는 식각장벽층과, W층 및 다결정실리콘층을 순차적으로 식각하여 게이트전극을 형성하는 공정을 구비함에 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체소자의 제조방법에 대하여 상세히 설명을 하기로 한다.
도 2a 내지 도 2d는 본 발명의 일실시예에 따른 반도체소자의 제조공정도이다.
먼저, 반도체기판(10)상에 게이트산화막(12)을 형성하고, 그 상부에 게이트전극이 되는 다결정 실리콘층(14)과 W층(16)을 형성하고, W층(16)상에 마스크 절연막인 질화막(18)과 반사방지막(20)을 순차적으로 형성한다. (도 2a 참조).
그다음 상기 반사방지막(20)상에 게이트 패터닝용 감광막 패턴(22)을 형성하고, (도 2b 참조), 상기 감광막 패턴(22)에 의해 노출되어있는 반사방지막(20)과 질화막(18)을 순차적으로 식각하되, 상기 질화막(18)의 일정두께, 예를들어 전체 두께의 1/10∼1/3 의 두께가 남도록하여 W층(16)이 공기중에 노출되지 않도록하고, (도 2c 침조), 상기 감광막 패턴(22) 및 반사방지막(20)을 제거한다. (도 2d 참조).
그후, 상기 일부가 식각된 질화막(18)을 전면 식각하면 질화막(18) 패턴이 형성되고, 이를 마스크로 노출되어있는 W층(16)과 다결정실리콘층(14)을 순차적으로 식각하여 게이트전극을 형성한다. 이때 반사방지막(20) 패턴도 함께 제거된다. (도 2e 참조).
상기 감광막 패턴 제거 공정시 W층이 공기중에 노출되지 않아 산화가 일어나지 않는다.
도 3a 내지 도 3d는 본 발명의 다른 실시예에 따른 반도체소자의 제조 공정도이다.
먼저, 반도체기판(10)상에 게이트산화막(12)과 다결정 실리콘층(14), W층(16), 절연재질의 식각장벽층(24), 질화막(18)과 반사방지막(20)을 순차적으로 형성한다. 여기서 상기 식각장벽층(24)은 상기 질화막(18)과는 식각선택비차가 3:1 이상 나는 물질로 형성한다. (도 3a 참조).
그다음 상기 반사방지막(20)상에 게이트 패터닝용 감광막 패턴(22)을 형성하고, (도 3b 참조), 상기 감광막 패턴(22)에 의해 노출되어있는 반사방지막(20)과 질화막(18)을 순차적으로 식각하여 상기 식각장벽층(24)을 노출시키는 패턴들을 형성하고, 감광막 패턴(22)과 반사방지막(20)을 제거한다. (도 3c 참조).
그후, 상기 질화막(18) 패턴을 마스크로하여 노출되어있는 식각장벽층(24)과 W층(16) 및 다결정실리콘층(14)을 순차적으로 식각하여 게이트전극을 형성한다. (도 3d 참조). 여기서도 식각장벽층에 의해 감광막 패턴 제거 공정시에 W층이 공기중에 노출되지 않는다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은 다결정실리콘/W층의 적층 게이트전극 형성시에 게이트 패턴닝을 위한 감광막 패턴 제거 공정시 W층이 노출되는 것을 방지하여 W층 산화에 따른 공정상의 어려움을 해결하였으므로, 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 이점이 있다.
Claims (2)
- 반도체기판상에 게이트산화막과 다결정 실리콘층, W층, 질화막 및 반사방지막을 순차적으로 형성하는 공정과,상기 반사방지막상에 게이트 패터닝용 감광막 패턴을 형성하는 공정과,상기 감광막 패턴에 의해 노출되어있는 반사방지막과 질화막을 순차적으로 식각하되, 상기 질화막의 일정두께가 남도록하여 W층이 노출되지 않도록하는 공정과,상기 감광막 패턴을 제거하는 공정과,상기 일부가 식각된 질화막을 전면 식각하여 질화막 패턴을 형성하는 공정과,상기 질화막 패턴에 의해 노출되어있는 W층과 다결정실리콘층을 순차적으로 식각하여 게이트전극을 형성하는 공정을 구비하는 반도체소자의 제조방법.
- 반도체기판상에 게이트산화막과 다결정 실리콘층, W층, 식각장벽층, 질화막 및 반사방지막을 순차적으로 형성하되, 상기 식각장벽층은 질화막과는 식각선택비차를 가지는 물질로 형성하는 공정과,상기 반사방지막상에 게이트 패터닝용 감광막 패턴을 형성하는 공정과,상기 감광막 패턴에 의해 노출되어있는 반사방지막과 질화막을 순차적으로 식각하여 식각장벽층을 노출시키는 공정과,상기 감광막 패턴을 제거하는 공정과,상기 질화막 패턴에 의해 노출되어있는 식각장벽층과, W층 및 다결정실리콘층을 순차적으로 식각하여 게이트전극을 형성하는 공정을 구비하는 반도체소자의 제조방법.
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