JPH02142140A

JPH02142140A - 半導体装置の製造方法

Info

Publication number: JPH02142140A
Application number: JP29682588A
Authority: JP
Inventors: Takuya Honda; 卓也本田; Takao Setoyama; 孝男瀬戸山; Hiroyuki Isobe; 磯部　弘之; Yoshimitsu Mizuno; 水野　良光; Tadashi Fukuda; 福田　匡志
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-11-22
Filing date: 1988-11-22
Publication date: 1990-05-31

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（概要）半導体装置の製造方法の改良に関し、使用するマスクを少なくし、自己整合法を利用すること
によって位置合わせ裕度をなくし、さらに、バーズビー
クの発生もなくして集積度を向上し、しかも、平坦性を
良好にする絶縁ゲート型電界効果トランジスタの製造方
法を提供することを目的とし、本発明の構成は、基板表面の素子分離領域とゲート領域
に開口を形成し、前記の素子分離領域に設けられた開口
の内面と前記のゲート領域に設けられた開口の内面に絶
縁物層を形成し、前記の素子分ＭＳ！！域の開口を埋没
材料をもって埋没すること、前記のゲー）ｆｉｌ域の開
口をＩ電性材料をもって埋没すること、及び、前記の素
子分離領域の開口と前記のゲーＨｆｆ域の開口との間の
基板表面に不純物を導入してソース領域、ドレイン領域
を形成する工程である。

（産業上の利用分野〕本発明は、半導体装置の製造方法の改良、特に、トレン
チアイソレーション方式をもってパーズピーク等の発生
をともなうことな（、しかも、平坦性を良好にする絶縁
ゲート型電界効果トランジスタ（Ｍ　Ｉ　Ｓ型ＦＥＴ）
の製造方法の改良に関する。

〔従来の技術〕

従来技術に係るＭＩＳ型ＦＥＴの製造方法について以下
に説明する。

第９図参照一例として、ｐ型シリコン基板ｌ上に薄い二酸化シリコ
ン膜２０と窒化シリコンｌ］！１１２１との２重層を形
成し、これをバターニングして素子形成領域以外から除
去し、ホウ素等のｐ型不純物をイオン注入してチャンネ
ルストッパ２２を形成した後、酸化してＬＯＧＯ３酸化
１１！＃２３を形成する。

第１０図参照窒化シリコン膜２１と薄い二酸化シリコン膜２０とを除
去し、新たに薄い二酸化シリコン膜と多結晶シリコン層
との２重層を形成し、これをバターニングして多結晶シ
リコン層よりなるゲート電極２５と薄い二酸化シリコン
膜よりなるゲート絶縁膜２４とを形成し、リン等のｎ型
不純物をイオン注入してソース・ドレイン１１を形成す
る。

第１１図参照全面にＰＳＧ等の絶縁膜１３を形成し、これに電極コン
タクト用開口を形成した後、全面にアルミニウム膜を形
成し、これをバターニングしてソース・ドレイン電極１
４を形成する。

〔発明が解決しようとする課題〕

素子領域を分離するＬＯＣＯ３酸化膜２３の形成とゲー
ト電極２５の形成とには、それぞれ異なるマスクを使用
するので、ゲート電極２５の形成に際しては、マスクの
位置合ね・せ裕度を考慮する必要があり、これが集積度
向上を阻害している。また、ゲート電極２５はシリコン
基板１上に突起して形成されるので平坦性が悪く、配線
の断線等の原因となっている。

本発明の目的は、この欠点を解消することにあり、使用
するマスクを少なくし、自己整合を利用することによっ
て位置合わせ裕度をなくし、さらに、バーズビークの発
生もなくして集積度を向上し、しかも、平坦性を良好に
するＭＩＳ型ＦＥＴの製造方法を提供することにある。

〔課題を解決するための手段〕

上記の目的は、基板表面の素子分離領域とゲート領域に
開口（３，５）を形成し、前記の素子分離領域に設けら
れた開口（３）の内面と前記のゲーＨ’Ｓ域に設けられ
た開口（５）の内面に絶縁物層（７，８、Ｉ７．１Ｂ）
を形成し、前記の素子分離領域の開口（３）を埋没材料
をもって埋没すること、前記のゲート領域の開口（５）
を導電性材料をもって埋没すること、及び、前記の素子
分離領域の開口（３）と前記のゲート領域の開口（５）
との間の基板表面に不純物を導入してソース領域、ドレ
イン領域を形成することを行う工程を有する半導体装置
の製造方法によって達成される。

〔作用〕

トレンチアイソレーション方式をもって素子分離をなし
、トレンチアイソレーション方式口３とゲート領域用開
口５とを同一のマスクをもって同時に形成するため、素
子分離領域とゲート領域とは自己整合をもって形成され
るので、位置合わせ裕度を考慮する必要がなく、また、
ＬＯＧＯＳ酸化膜を形成しないのでバースビークの発生
もなく、集積度を向上することができる。ゲート電極は
、ゲート領域用開口５内に埋め込まれた導電性材料、例
えば半導体１０をもって構成されるので、ゲート電極の
表面はソース・ドレインの表面と同一レベルとなり、平
坦性が良好となる。

〔実施例〕

以下、図面を参照しつ＼、本発明の二つの実施例に係る
ＭＩＳ型ＦＥＴの製造方法について説明する。

】」」外第１ａ図、第１ｂ図、第１ｃ図参照第１ａ図は平面図であり、第１ｂ図は第１ａ図のＡ−Ａ
断面図であり、第１ｃ図は第１ａ図のＢ〜Ｂ断面図であ
る。

例えばｐ型シリコン基板ｌ上に、ＣＶＤ法等を使用して
第１の窒化シリコン膜２を形成し、これをバターニング
して素子分Ｍ　ｔｉｌｔ域と、ゲート領域の両端４を除
く領域とから除去する。第１の窒化シリコン膜２をマス
クとして、四塩化炭素ガス等を使用してドライエツチン
グをなし、素子分離領域に開口３と、ゲート開城の両＠
４を除く領域に開口５とを形成する。

第２ａ図、第２ｂ図、第２ｃ図参照第２ａ図は平面図であり、第２ｂ図は第２ａ図のＣ−Ｃ
断面図であり、第２ｃ図は第２ａ図のＤ〜Ｄ断面図であ
る。

ＣＶＤ法等を使用して第２の窒化シリコン膜６を形成し
、これをバターニングしてゲート領域の開口５を覆う領
域以外から除去した後、酸化して素子分＃領域の開口３
の内面に二酸化シリコン膜７を形成する。この時、ゲー
トｆｉｌ域の開口５の両＠４の壁状領域はすべて二酸化
シリコン膜７に転換される。

第３ａ図、第３ｂ図、第３Ｃ図参照第３ａ図は平面図であり、第３ｂ図は第３ａ図のＥ−Ｅ
断面図であり、第３ｃ図は第３ａ図のＦ−Ｆ断面図であ
る。

第１の窒化シリコン膜２と第２の窒化シリコン膜６とを
熱リン酸等を使用して除去した後、酸化してゲート領域
の開口５の内面に二酸化シリコン膜８を形成する。全面
にＣＶＤ法等を使用して多結晶シリコン層を形成し、研
磨してこれを平坦化し、素子分＃領域の開口３内に多結
晶シリコン層９を形成し、ゲート領域の開口５内に多結
晶シリコン層１０を形成する。多結晶シリコン層１０は
ゲートとして使用される。ソース・ドレインを形成する
領域に開孔を有するレジスト膜を形成し、リン等のｎ型
不純物をイオン注入してソース・ドレイン１１を形成す
る。

なお、多結晶シリコン層１０には、ＣＶＤ法等を使用し
て形成するときに不純物を導入して低抵抗の導電性とす
ることができ、またソース・ドレイン１１を形成すると
きにレジスト膜に開孔を設け、リン等を同時に導入する
こともできる。

第４図参照第４図は第３ｂ図と同一の断面における断面図である。

レジスト膜を除去し、酸化して全面に二酸化シリコン膜
１２を形成し、場合によってはその上にリン珪酸ガラス
１１９１３を形成し、これらに電極コンタクト用開口を
形成した後、アルミニウム暎を形成し、これをバターニ
ングしてソース・ドレイン電極１４とゲート電極１５と
を形成する。

１」目処第１ａ図、第１ｂ図、第１ｃ図再参照例えばｐ型シリコン基板１上に、ＣＶＤ法等を使用して
第１の窒化シリコン膜２を形成し、これをバターニング
して素子分＃領域と、ゲーＨ１域の両端４を除く領域と
から除去する。第１の窒化シリコン膜２をマスクとして
四塩化炭素ガス等を使用してドライエツチングをなし、
素子分離領域に開口３と、ゲート領域の両＠４を除く領
域に開口５とを形成する。

第５ａ図、第５ｂ図、第５ｃ図参照第５ａ図は平面図であり、第５ｂ図は第５ａ図のＧ−Ｃ
断面図であり、第５ｃ図は第５ａ図の■］−Ｈ断面図で
ある。

酸化して素子分離領域の開口３の内面とゲート領域の両
端４を除く領域の開口５の内面とに二酸化シリコン１１
７を形成する。この時、ゲート領域の両端４の壁状領域
はすべて二酸化シリコン膜１７に転換される。

第６ａ図、第６ｂ図参照第６ａ図は第５ｂ図と同一の断面における断面図であり
、第６ｂ図は第５ｃ図と同一の断面における断面図であ
る。

ゲート領域の開口５を除く領域にレジスト膜１９を形成
し、四フッ化炭素ガス等を使用してドライエツチングを
なし、ゲート領域の開口５の底面から二酸化シリコン膜
１７を除去する。

第７ａ図、第７ｂ図参照第７ａ図は第６ａ図と同一の断面における断面図であり
、第７ｂ図は第６ｂ図と同一の断面における断面図であ
る。

レジストＩｔ！１９と第１の窒化シリコン膜２とを除去
し、酸化してゲーｉｆｆ域の開口５の底面に薄いゲート
絶縁膜１８を形成し、ＣＶＤ法等を使用して全面に多結
晶シリコン層を形成し、研磨してこれを平坦化し、素子
分離領域の開口３内に多結晶シリコン層９を形成し、ゲ
ート領域の開口５内に多結晶シリコン層１０を形成する
。多結晶シリコン層ｌＯはゲートとして使用される。ソ
ース・ドレインを形成する領域に開孔を有するレジスト
膜を形成し、リン等のｎ型不純物をイオン注入してソー
ス・ドレイン１１を形成する。なお、多結晶シリコン層
１ｏには第１例と同様に不純物を導入することができる
。

第８図参照第８図は第７図と同一の断面における断面図である。

レジスト膜を除去し、酸化して全面に二酸化シリコン膜
１２を形成し、場合によってはその」二にリン珪酸ガラ
ス膜１３を形成し、これらに電極コンタクト用開口を形
成した後、アルミニウム膜を形成し、これをパターニン
グしてソース・ドレイン電極１４とゲート電極１５とを
形成する。

第２例は第１例と比べて、ゲート１０とソース・ドレイ
ン１１との間の絶縁膜１７が厚く形成されるので、ゲー
トの耐圧が向上する。

（発明の効果〕以上説明せるとおり、本発明に係る半導体装置の製造方
法においては、素子分離領域とゲート領域とに、同一マ
スクをもって同時に開口を形成し、前記のそれぞれの開
口の内面に絶縁物層を形成し、素子分離領域の開口とゲ
ート領域の開口とを埋没し、素子分離領域とゲート領域
とを形成するので、ゲートの形成に際してマスクの位置
合わせ裕度を考慮する必要がなく、また、ＬＯＧＯ３酸
化膜を使用することなく、トレンチアイソレーション方
式をもって素子分離をするのでバーズビークの発生もな
く、集積度が向上する。また、ゲートは半導体基板に設
けられた開口内に形成され、隆起して形成されるＬＯＧ
Ｏ３酸化膜が形成されないので、平坦性の極めて良好な
ＭＩＳ型ＦＥＴが形成される。

【図面の簡単な説明】

第１ａ図、第ｉｂ図、第１ｃ図、第２ａ図、第２ｂ図、
第２ｃ図、第３ａ図、第３ｂ図、第３ｃ図、第４図は本
発明の第１の実施例に係るＭＩＳ型ＦＥＴの工程図であ
る。第５ａ図、第５ｂ図、第５ｃ図、第６ａ図、第６ｂ図、
第７ａ図、第７ｂ図、第８図は、本発明の第２の実施例
に係るＭＩＳ型ＦＥＴの工程図である。第９図、第１０図、第１１図は、従来技術に係るＭＩＳ
型ＦＥＴの工程図である。ｌ・　・　・シリコン基板、２・・・第１の窒化シリコン膜、３・・・素子分離領域の開口、４・・・ゲート領域の両端壁状領域、５・・・ゲート領域の開口、６・・・第２の窒化シリコン膜、７．８・・・絶縁物（二酸化シリコン膜）、９．１０・
・・半導体（多結晶シリコン層）、１１・・・ソース・
ドレイン、１２・・・二酸化シリコン膜、１３・・・ＰＳＧ膜、１４・・・ソース・ドレイン電極、１５・・・ゲート電極、１７．１８・・・絶縁物（二酸化シリコン膜）、１９・
・・レジスト膜、２０・・・二酸化シリコン膜、２１・・・窒化シリコン１１り、２２・・・チャンネルストッパ、２３・・・ＬＯＣＯ３酸化膜、２４・・・ゲート絶縁膜、２５・・ゲート。

Claims

【特許請求の範囲】［１］基板表面の素子分離領域とゲート領域に開口（３
、５）を形成し、前記素子分離領域に設けられた開口（３）の内面と前記
ゲート領域に設けられた開口（５）の内面に絶縁物層（
７、８、１７、１８）を形成し、前記素子分離領域の開
口（３）を埋没材料をもって埋没すること、前記ゲート
領域の開口（５）を導電性材料をもって埋没すること、
及び、前記素子分離領域の開口（３）と前記ゲート領域
の開口（５）との間の基板表面に不純物を導入してソー
ス領域、ドレイン領域を形成することを行う工程を有す
ることを特徴とする半導体装置の製造方法。