JPS63108776A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS63108776A JPS63108776A JP25517386A JP25517386A JPS63108776A JP S63108776 A JPS63108776 A JP S63108776A JP 25517386 A JP25517386 A JP 25517386A JP 25517386 A JP25517386 A JP 25517386A JP S63108776 A JPS63108776 A JP S63108776A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- region
- insulating film
- substrate
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 4
- 239000004065 semiconductor Substances 0.000 title claims description 3
- 239000010410 layer Substances 0.000 claims abstract description 66
- 239000000758 substrate Substances 0.000 claims abstract description 24
- 238000005468 ion implantation Methods 0.000 claims abstract description 16
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 11
- 150000002500 ions Chemical class 0.000 claims abstract description 11
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 10
- 239000010703 silicon Substances 0.000 claims abstract description 10
- 238000002955 isolation Methods 0.000 claims abstract description 9
- 229920005591 polysilicon Polymers 0.000 claims abstract description 9
- 239000012535 impurity Substances 0.000 claims abstract description 6
- 238000005229 chemical vapour deposition Methods 0.000 claims abstract description 5
- 238000010438 heat treatment Methods 0.000 claims abstract description 5
- 239000002344 surface layer Substances 0.000 claims abstract description 5
- 239000013078 crystal Substances 0.000 claims abstract description 4
- 238000000034 method Methods 0.000 claims description 17
- 238000007254 oxidation reaction Methods 0.000 claims description 8
- 230000003647 oxidation Effects 0.000 claims description 7
- 238000002513 implantation Methods 0.000 abstract description 2
- 230000001590 oxidative effect Effects 0.000 abstract 1
- 230000003071 parasitic effect Effects 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- -1 phospho Chemical class 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔４既要〕
ＭＯＳ ＰＥＴにおいて、ゲート電極形成後、シリコン
（Ｓｔ）のエピタキシャル、ポリＳｉの同時成長を行い
、ソースおよびドレイン上にはエピタキシャルＳｉ層を
、ＳｉＯ□上にはポリＳｉを成長させた後、この上から
イオン注入して浅いソース、ドレイン領域を形成し、後
酸化してソース、ドレイン領域を分離し、エピタキシャ
ル層を自己整合的に形成するもので、ソース、ドレイン
抵抗を低くすることが出来る。
（Ｓｔ）のエピタキシャル、ポリＳｉの同時成長を行い
、ソースおよびドレイン上にはエピタキシャルＳｉ層を
、ＳｉＯ□上にはポリＳｉを成長させた後、この上から
イオン注入して浅いソース、ドレイン領域を形成し、後
酸化してソース、ドレイン領域を分離し、エピタキシャ
ル層を自己整合的に形成するもので、ソース、ドレイン
抵抗を低くすることが出来る。
本発明はＭＯＳ ＦＥＴの製造方法に係わり、詳しくは
？１０５ ＦＥＴのソース、ドレイン領域のためのイオ
ン注入方法とその引出し電極形成法に関する。
？１０５ ＦＥＴのソース、ドレイン領域のためのイオ
ン注入方法とその引出し電極形成法に関する。
集積回路は、益々、微細化され高速化されている。従っ
て、そこに使用されるＭＯＳ ＦＥＴに対してもそのこ
とが必要で、そのためにゲート電極幅を狭くして短チャ
ンネル化し、且つそれに伴いしきい値電圧を安定化する
ために、ソース、ドレイン領域の深さを浅くする必要が
ある。
て、そこに使用されるＭＯＳ ＦＥＴに対してもそのこ
とが必要で、そのためにゲート電極幅を狭くして短チャ
ンネル化し、且つそれに伴いしきい値電圧を安定化する
ために、ソース、ドレイン領域の深さを浅くする必要が
ある。
また、ソース、ドレイン領域の寄生抵抗が出来るだけ小
さいことが望まれている。
さいことが望まれている。
然しなから、従来のＭＯＳ ＦＥＴの形成方法において
は、上記の要求を必ずしも充分満足していなかった。
は、上記の要求を必ずしも充分満足していなかった。
第２図（ａ） 〜（ｄ）は従来例におけるＭＯＳ ＦＥ
Ｔの形成工程を説明するための断面模式図である。
Ｔの形成工程を説明するための断面模式図である。
第２図（ａ）において、１はＰ型のＳｉ基板で、この表
面には、素子を分離するための５ｉ０２よりなる分離領
域２と、厚さ約４００人の熱酸化膜のゲート絶縁膜４が
形成されている。さらに、ゲート絶縁膜４の上にはポリ
Ｓｔよりなるゲート電極３が形成されている。
面には、素子を分離するための５ｉ０２よりなる分離領
域２と、厚さ約４００人の熱酸化膜のゲート絶縁膜４が
形成されている。さらに、ゲート絶縁膜４の上にはポリ
Ｓｔよりなるゲート電極３が形成されている。
第２図（ｂ）はスルー酸化膜形成後、イオン注入した状
態を示害。
態を示害。
この図において、スルー酸化膜１１としてＳｉｎ。
膜を約２００人、熱酸化で形成する。
ついで、砒素（Ａｓ” ）をイオン注入する。このとき
、Ｓｉ基板１のゲート電極３および分離領域２以外の領
域には、スルー酸化膜１１をとおしてイオン注入層７が
形成される。
、Ｓｉ基板１のゲート電極３および分離領域２以外の領
域には、スルー酸化膜１１をとおしてイオン注入層７が
形成される。
第２図（ｃ）は表面にＰＳＧ膜を形成した状態を示す。
スルー酸化膜１１を除去した後、Ｓｉ基板１の表面全体
に熱酸化法で５ｉｎ２膜を約８００人形成して、ブロッ
ク酸化膜１２とする。さらに、その上にＰＳ Ｇ （Ｐ
ｈｏｓｐｈｏ ５ｔｌｉｃａｔｅ Ｇｌａｓｓ ）膜１
３を約１μｍ形成する。
に熱酸化法で５ｉｎ２膜を約８００人形成して、ブロッ
ク酸化膜１２とする。さらに、その上にＰＳ Ｇ （Ｐ
ｈｏｓｐｈｏ ５ｔｌｉｃａｔｅ Ｇｌａｓｓ ）膜１
３を約１μｍ形成する。
また、それ専用の工程ではないが、後工程の約１０００
℃の熱処理によりイオン注入層７は活性化され、また不
純物が熱拡散し、てソース領域７ａ、ドレイン領域７ｂ
が形成される。
℃の熱処理によりイオン注入層７は活性化され、また不
純物が熱拡散し、てソース領域７ａ、ドレイン領域７ｂ
が形成される。
第２図（ｄ）は電極を形成した状態を示す。
この図において、フォトマスク工程により、ソース、ド
レイン電極用の間口を形成し、後アルミニウム（ＡＩ）
を被着し、バターニングしてＡｌ電掻１５を形成する。
レイン電極用の間口を形成し、後アルミニウム（ＡＩ）
を被着し、バターニングしてＡｌ電掻１５を形成する。
このようなＭＯＳ ＦＥＴの形成方法においては、通常
のイオン注入装置の安定した加速エネルギー領域の５０
〜７０ Ｋｅｖ程度では、０．３〜０．４ μｍ程度
の接合深さとなってしまう。
のイオン注入装置の安定した加速エネルギー領域の５０
〜７０ Ｋｅｖ程度では、０．３〜０．４ μｍ程度
の接合深さとなってしまう。
接合深さを０．１μｍ程度の浅い深さにするだけの目的
であれば、イオン注入の加速エネルギーを低く出来る装
置を使用し、イオン注入量も少なくし且つ活性化の熱処
理温度を低くすれば 、浅い接合を形成することが出来
る。然し、この方法で形成されるソース、ドレインは、
高濃度の拡散層領域が少ないため寄生抵抗が大きく、Ｍ
ＯＳ ＦＥＴの高速化のもう一つの条件の寄生抵抗低減
化が出来ない欠点がある。
であれば、イオン注入の加速エネルギーを低く出来る装
置を使用し、イオン注入量も少なくし且つ活性化の熱処
理温度を低くすれば 、浅い接合を形成することが出来
る。然し、この方法で形成されるソース、ドレインは、
高濃度の拡散層領域が少ないため寄生抵抗が大きく、Ｍ
ＯＳ ＦＥＴの高速化のもう一つの条件の寄生抵抗低減
化が出来ない欠点がある。
従来のイオン注入方法では、浅い接合のソース、ドレイ
ン領域を形成することが難しく、また、プ巳 ロセス条件の変更により浅い接合を形成しようスした場
合、ソース、ドレイン抵抗を小さく出来なかった。
ン領域を形成することが難しく、また、プ巳 ロセス条件の変更により浅い接合を形成しようスした場
合、ソース、ドレイン抵抗を小さく出来なかった。
上記問題点の解決は、Ｓｔ基板上に、分離領域と、ゲー
ト絶縁膜上に形成したゲート電極と、このゲート電極の
上側と両側面を取り囲む絶縁膜を形成する工程と、つい
で、ＣＶＤ法でシリコン層を積層し、Ｓｉ基板の単結晶
の露出する基板表出領域にはエピタキシャルＳｉＮを、
分＃領域および絶縁膜上にはポリシリコン層を成長せし
める工程と、前記エピタキシャルＳｉ層とポリシリコン
層の上より不純物イオン注入を行い、前記基板表出領域
の内部にイオン注入層を形成する工程と、熱処理を行い
イオン注入層を活性化し、ソース領域とドレイン領域を
形成する工程と、酸化処理を行いエピタキシャルＳｉ層
の表面層とポリシリコン層の全層を酸化しソース領域と
ドレイン領域とを絶縁分離する工程とを含む本発明によ
る半導体装置の製造方法により達成される。
ト絶縁膜上に形成したゲート電極と、このゲート電極の
上側と両側面を取り囲む絶縁膜を形成する工程と、つい
で、ＣＶＤ法でシリコン層を積層し、Ｓｉ基板の単結晶
の露出する基板表出領域にはエピタキシャルＳｉＮを、
分＃領域および絶縁膜上にはポリシリコン層を成長せし
める工程と、前記エピタキシャルＳｉ層とポリシリコン
層の上より不純物イオン注入を行い、前記基板表出領域
の内部にイオン注入層を形成する工程と、熱処理を行い
イオン注入層を活性化し、ソース領域とドレイン領域を
形成する工程と、酸化処理を行いエピタキシャルＳｉ層
の表面層とポリシリコン層の全層を酸化しソース領域と
ドレイン領域とを絶縁分離する工程とを含む本発明によ
る半導体装置の製造方法により達成される。
〔作用〕 争
エピタキシャル層とポリ３［をとおしてイオン注入する
ことにより、ゲート酸化膜より下の、Ｓｉ基板における
イオン注入深さを浅くすることが出来、これにより短い
チャネル幅の１１０５ ＦＥＴの“しきい値電圧”を安
定化することが出来る。
ことにより、ゲート酸化膜より下の、Ｓｉ基板における
イオン注入深さを浅くすることが出来、これにより短い
チャネル幅の１１０５ ＦＥＴの“しきい値電圧”を安
定化することが出来る。
また、エピタキシャル層とポリＳｉ層を同時に酸化し、
ポリＳｉ層は全部酸化して絶縁物化するので、ソース領
域とドレイン領域の分離が自己整合的に行われ、エピタ
キシャルＳｉＮは一部しか酸化されないため、ソース、
ドレイン抵抗を低減することが出来る。
ポリＳｉ層は全部酸化して絶縁物化するので、ソース領
域とドレイン領域の分離が自己整合的に行われ、エピタ
キシャルＳｉＮは一部しか酸化されないため、ソース、
ドレイン抵抗を低減することが出来る。
第１図（ａ） 〜（ｄ）は本発明におけるＭＯＳ ＦＥ
Ｔの形成工程を説明するための断面模式図である。
Ｔの形成工程を説明するための断面模式図である。
第１図（ａ）において、１はＰ型のＳｉ基板で、この表
面には、素子を分離するためのＳｉＯ□よりなる分離領
域２と、厚さ約４００人の熱酸化膜のゲート絶縁膜４が
形成されている。さらに、ゲート絶縁膜４の上にはポリ
Ｓｔよりなるゲート電極３が形成され、このゲート電極
３の両側面には厚さ約１０００人、上面には厚さ約２０
００人のＳｉＯ２の絶縁膜５が形成されている。
面には、素子を分離するためのＳｉＯ□よりなる分離領
域２と、厚さ約４００人の熱酸化膜のゲート絶縁膜４が
形成されている。さらに、ゲート絶縁膜４の上にはポリ
Ｓｔよりなるゲート電極３が形成され、このゲート電極
３の両側面には厚さ約１０００人、上面には厚さ約２０
００人のＳｉＯ２の絶縁膜５が形成されている。
第１図（ｂ）はＣＶＤ法でＳｉ層を積層した状態を示す
。
。
この図において、Ｓｉ基板１０表面に、ＣＶＤ法でＳｉ
を約１０００人積層すると、Ｓｉ基板の単結晶が露出す
る基（反表出部９にはエピタキシャルＳｉ層６ａが成長
し、分離領域２およびゲート電極３の表面の絶縁膜５の
上ではポリＳｉ層６ｂが成長する。
を約１０００人積層すると、Ｓｉ基板の単結晶が露出す
る基（反表出部９にはエピタキシャルＳｉ層６ａが成長
し、分離領域２およびゲート電極３の表面の絶縁膜５の
上ではポリＳｉ層６ｂが成長する。
第１図（ｃ）は不純物イオン注入を行い、イオン注入層
を形成した状態を示す。
を形成した状態を示す。
エピタキシャルＳｉ層６ａ、ポリ５ｉ層６ｂをとおして
砒素（Ａｓ” ）を７０ Ｋｅｖ 、ドーズ量１０”／
ｃｍ２でイオン注入し、Ｓｉ基板１の基板表出部 ９に
イオン注入層７を形成する。このようなイオン注入を行
うと Ａｓ”イオンの最も濃度の高い部分はエピタキシ
ャルＳｉ層６ａの内部に来るようになり、本来のｓｉ基
板即らデーｌ−絶縁膜４より下部におけるＳｉ基板への
イオン注入深さは約０．１μｍ程度となる。
砒素（Ａｓ” ）を７０ Ｋｅｖ 、ドーズ量１０”／
ｃｍ２でイオン注入し、Ｓｉ基板１の基板表出部 ９に
イオン注入層７を形成する。このようなイオン注入を行
うと Ａｓ”イオンの最も濃度の高い部分はエピタキシ
ャルＳｉ層６ａの内部に来るようになり、本来のｓｉ基
板即らデーｌ−絶縁膜４より下部におけるＳｉ基板への
イオン注入深さは約０．１μｍ程度となる。
第１図（ｄ）は表面を酸化した状態を示す。
この図において、酸化処理を行いポリＳｉ層６ｂはその
全層を酸化し、エピタキシャル５ｉＦ６ａはその表面層
のみを酸化し酸化膜層８とする。エピタキシャルＳｉ層
はポリＳｉ層よりも、酸化速度が１７５〜１７１０程度
であるため、エピタキシャル５ｉｆｉｉ６ａでは約２４
００人の層がそのまま酸化されずに残る。
全層を酸化し、エピタキシャル５ｉＦ６ａはその表面層
のみを酸化し酸化膜層８とする。エピタキシャルＳｉ層
はポリＳｉ層よりも、酸化速度が１７５〜１７１０程度
であるため、エピタキシャル５ｉｆｉｉ６ａでは約２４
００人の層がそのまま酸化されずに残る。
このとき、イオン注入層７は活性化されてソース領域７
ａ、ドレイン領域７ｂが形成される。
ａ、ドレイン領域７ｂが形成される。
この後、図示されない工程で、ブロック酸化膜、ＰＳＧ
膜を形成し、Ａｌ電極用窓を開口しＡｌ電極を形成する
。
膜を形成し、Ａｌ電極用窓を開口しＡｌ電極を形成する
。
この方法によると、ソース領域７ａ、ドレイン領域７ｂ
の上には夫々高濃度にＡｓをドープしたエピタキシャル
Ｓｉ層６ａがあり、Ａｌ電極のコンタクトはこれからと
るので、寄生抵抗が小さく、ソース、ドレイン抵抗を低
減することが出来る。
の上には夫々高濃度にＡｓをドープしたエピタキシャル
Ｓｉ層６ａがあり、Ａｌ電極のコンタクトはこれからと
るので、寄生抵抗が小さく、ソース、ドレイン抵抗を低
減することが出来る。
ソース、ドレイン接合の深さを浅く出来ると、ゲート電
極幅を狭くしても安定した“しきい値電圧“を得ること
が出来、ＭＯＳ ＦＥＴ の微細化、高速化が可能と
なる。
極幅を狭くしても安定した“しきい値電圧“を得ること
が出来、ＭＯＳ ＦＥＴ の微細化、高速化が可能と
なる。
Ｃ発明の効果〕
浅い接合深さのソース、ドレイン領域を、イオン注入に
より安定した状態で形成し、かつソース、ドレインの寄
生抵抗を低くすることが出来、ＭＯＳＦＥＴの微細化、
高速化が可能となる。
より安定した状態で形成し、かつソース、ドレインの寄
生抵抗を低くすることが出来、ＭＯＳＦＥＴの微細化、
高速化が可能となる。
第１図（ａ） 〜（ｄ）は本発明におけるＭＯＳ ＦＥ
Ｔの形成工程を説明するための断面模式図、第２図（ａ
） 〜（ｄ）は従来例におけるＭＯＳ ＦＥＴの形成工
程を説明するための断面模式図である。 この図において、 ｌはＳｉ基板、 ２は分離領域（Ｓｉ（ｂ）、 ３はゲート電極（ポリＳｔ）、 ４はゲート絶縁膜（ＳｉＯ□）、 ５ は（色録膜 （ＳｉＯ□） 、 ６ａはエピタキシャルＳｉ層、 ６ｂはポリシリコン層、 ７はイオン注入層、 ７ａはソース領域、 ７ｂはドレイン領域、 ８は酸化膜層、 ９は基板表出部 羊１ 図
Ｔの形成工程を説明するための断面模式図、第２図（ａ
） 〜（ｄ）は従来例におけるＭＯＳ ＦＥＴの形成工
程を説明するための断面模式図である。 この図において、 ｌはＳｉ基板、 ２は分離領域（Ｓｉ（ｂ）、 ３はゲート電極（ポリＳｔ）、 ４はゲート絶縁膜（ＳｉＯ□）、 ５ は（色録膜 （ＳｉＯ□） 、 ６ａはエピタキシャルＳｉ層、 ６ｂはポリシリコン層、 ７はイオン注入層、 ７ａはソース領域、 ７ｂはドレイン領域、 ８は酸化膜層、 ９は基板表出部 羊１ 図
Claims (1)
- 【特許請求の範囲】 シリコン基板（１）上に、分離領域（２）と、ゲート絶
縁膜（４）上に形成したゲート電極（３）と、このゲー
ト電極（３）の上側と両側面を取り囲む絶縁膜（５）を
形成する工程と、 ついで、ＣＶＤ法でシリコン層を積層し、シリコン基板
（１）の単結晶の露出する基板表出領域（９）にはエピ
タキシャルシリコン層（６ａ）を、分離領域（２）およ
び絶縁膜（５）上にはポリシリコン層（６ｂ）を成長せ
しめる工程と、 前記エピタキシャルシリコン層（６ａ）とポリシリコン
層（６ｂ）の上より不純物イオン注入を行い、前記基板
表出領域（９）の内部にイオン注入層（７）を形成する
工程と、 熱処理を行いイオン注入層（７）を活性化し、ソース領
域（７ａ）とドレイン領域（７ｂ）を形成する工程と、 酸化処理を行いエピタキシャルシリコン層（６ａ）の表
面層とポリシリコン層（６ｂ）の全層を酸化しソース領
域（７ａ）とドレイン領域（７ｂ）とを絶縁分離する工
程とを含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25517386A JPS63108776A (ja) | 1986-10-27 | 1986-10-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25517386A JPS63108776A (ja) | 1986-10-27 | 1986-10-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63108776A true JPS63108776A (ja) | 1988-05-13 |
Family
ID=17275058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25517386A Pending JPS63108776A (ja) | 1986-10-27 | 1986-10-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63108776A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02174122A (ja) * | 1988-12-26 | 1990-07-05 | Sony Corp | 積層膜のドライエッチング方法 |
-
1986
- 1986-10-27 JP JP25517386A patent/JPS63108776A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02174122A (ja) * | 1988-12-26 | 1990-07-05 | Sony Corp | 積層膜のドライエッチング方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0258396B1 (en) | Fabrication process for stacked mos devices | |
| JPH0355984B2 (ja) | ||
| JPH02216846A (ja) | 半導体デバイスの製造方法 | |
| JPS62155552A (ja) | バイポ−ラ・トランジスタとｃｍｏｓトランジスタの同時製造方法 | |
| JPH0348459A (ja) | 半導体装置及びその製造方法 | |
| JPH0697192A (ja) | 半導体装置及びその製造方法 | |
| JP3605086B2 (ja) | 電界効果トランジスタ | |
| JPH0555593A (ja) | 絶縁ゲート形電界効果トランジスタの製造方法 | |
| JPH098135A (ja) | 半導体装置の製造方法 | |
| JPS63108776A (ja) | 半導体装置の製造方法 | |
| JPH06177376A (ja) | Ｍｏｓ電界効果半導体装置の製造方法 | |
| JPH0923013A (ja) | 半導体素子及びその製造方法 | |
| JPH0738095A (ja) | 半導体装置及びその製造方法 | |
| JP2004063918A (ja) | 横型ｍｏｓトランジスタ | |
| JPH11186402A (ja) | 半導体装置及び半導体製造方法 | |
| JPH06302826A (ja) | 絶縁ゲート電界効果トランジスタ及びその製造方法 | |
| JP2581548B2 (ja) | 半導体装置の製造方法 | |
| JPH06295983A (ja) | 半導体装置およびその製造方法 | |
| JPH0555589A (ja) | 絶縁ゲート形電界効果トランジスタ及びその製造方法 | |
| JPH0341773A (ja) | 半導体装置及びその製造方法 | |
| JPH0567634A (ja) | Ｍｉｓ型半導体装置の製造方法 | |
| JPH06275839A (ja) | 縦型半導体素子の製造方法 | |
| JPH1098111A (ja) | Ｍｏｓ型半導体装置とその製造方法 | |
| JPS6136974A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPS61251164A (ja) | Ｂｉ−ＭＩＳ集積回路の製造方法 |