KR101562108B1 - 패턴 붕괴를 막는 방법 - Google Patents

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trench
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치-위안 팅
청-웬 우
젱-시오 첸
장-시앙 차이
쥬-호릉 시에
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Abstract

디바이스는 기판 및 기판 안으로 매립된 적어도 3개의 전도성 특징부를 포함한다. 각각의 전도성 특징부는 상부 폭 x 및 하부 폭 y를 포함하되, 제1 전도성 특징부의 상부 폭 및 하부 폭(x1, y1)은 (x1 < y1)의 치수를 갖고, 제2 전도성 특징부의 상부 폭 및 하부 폭(x2, y2)은 (x2 < y2; x2 = y2; 또는 x2 > y2)의 치수를 갖고, 제3 전도성 특징부의 상부 폭 및 하부 폭(x3, y3)은 (x3 > y3)의 치수를 갖는다. 디바이스는 또한 제1 전도성 특징부와 제2 전도성 특징부를 격리하는 갭 구조를 포함한다. 갭 구조는 공기 또는 유전체와 같은 것을 포함할 수 있다.

Description

패턴 붕괴를 막는 방법{A METHOD OF PREVENTING PATTERN COLLAPSE}
본 발명은 반도체 분야에 관한 것이다.
본 특허는 2013년 3월 11일 출원된 미국 출원번호 제61/776,651호의 우선권을 주장하며, 이의 개시는 참조에 의해 여기에 포함된다.
반도체 집적 회로(IC; integrated circuit) 산업은 급격한 성장을 겪어 왔다. IC 재료 및 설계에서의 기술 발전은 IC 세대들을 만들었으며, 각 세대는 이전 세대보다 더 작고 더 복잡한 회로를 갖는다. IC 발달 동안, 기능 밀도(즉, 칩 면적당 상호접속되어 있는 디바이스의 수)는 전반적으로 증가한 반면에, 기하학적 크기(즉, 제조 프로세스를 사용하여 만들어질 수 있는 최소 컴포넌트(또는 라인))는 감소하였다. 이 스케일링 다운(scaling down) 프로세스는 일반적으로 생산 효율을 증가시키고 관련 비용을 낮춤으로써 이점을 제공한다. 이러한 스케일링 다운은 또한 IC 처리 및 제조의 복잡도를 증가시켰으며, 이들 발전이 실현되기 위해서는 IC 처리 및 제조에 있어서의 유사 개발이 필요하다.
예를 들어, 특징부(feature)의 임계 치수(CD; critical dimension)가 스케일링 다운됨에 따라, 특징부는 높은 종횡비(aspect ratio)(특징부의 높이 대 폭의 비)를 가질 수 있다. 높은 종회비가 임계 값에 도달할 경우, 특징부는 제조 프로세스 동안 실제로 붕괴(collapse)되거나 떨어질(fall down) 수 있다. 따라서, 이러한 일이 일어나는 것을 막는 방법이 필요한 것이다.
디바이스는 기판 및 기판 안으로 매립된 적어도 3개의 전도성 특징부를 포함한다. 각각의 전도성 특징부는 상부 폭 x 및 하부 폭 y를 포함하되, 제1 전도성 특징부의 상부 폭 및 하부 폭(x1, y1)은 (x1 < y1)의 치수를 갖고, 제2 전도성 특징부의 상부 폭 및 하부 폭(x2, y2)은 (x2 < y2; x2 = y2; 또는 x2 > y2)의 치수를 갖고, 제3 전도성 특징부의 상부 폭 및 하부 폭(x3, y3)은 (x3 > y3)의 치수를 갖는다. 디바이스는 또한 제1 전도성 특징부와 제2 전도성 특징부를 격리하는 갭 구조를 포함한다. 갭 구조는 공기 또는 유전체와 같은 것을 포함할 수 있다.
본 개시는 첨부 도면과 함께 볼 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 축척대로 도시된 것은 아니며 단지 설명을 위한 목적으로 사용된 것임을 강조한다. 사실상 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의적으로 증가되거나 감소되어질 수 있다.
도 1은 하나 이상의 실시예에 따른 디바이스의 단면도이다.
도 2는 하나 이상의 실시예를 구현하기 위한 디바이스의 제조 방법의 흐름도이다.
도 3 내지 도 8, 도 9a 내지 도 9c, 및 도 10a 내지 도 10c는 하나 이상의 실시예를 구현하기 위해 디바이스를 형성하는 것의 단면도들이다.
도 11a 내지 도 11c는 하나 이상의 실시예에 따른 구조의 단면도들이다.
도 12 내지 도 14는 하나 이상의 실시예로부터의 이점을 얻는 구조의 예이다.
도 15a 및 도 15b는 하나 이상의 실시예로부터의 이점을 얻는 금속 아일랜드(metal island)의 평면도 및 단면도이다.
도 16은 하나 이상의 실시예로부터의 이점을 얻는 금속 아일랜드의 단면도이다.
다음의 개시는 본 발명의 다양한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공하는 것임을 이해하여야 한다. 특정 예의 컴포넌트 및 구성이 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이고 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 설명에서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 개재하여 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 것이며, 그 자체가 설명되는 다양한 실시예들 및/또는 구성들 간의 관계를 지시하는 것은 아니다.
이제 도 1을 참조하면, 구조(100)는 본 개시의 하나 이상의 실시예에 따라 제조되는 디바이스의 일부이다. 구조(100)는 기판(102), 기판 상에 형성된 기판 패턴(104), 및 기판 안으로 매립된(embedded) 트렌치(106)를 포함한다. 하나의 실시예에서, 트렌치(106)는 기판(102)에 격리 구조(isolation structure)를 형성하도록 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물과 같은 상이한 절연체 및/또는 유전체 재료로 채워질 수 있다. 다른 실시예에서, 트렌치(106)는 기판(102)에 접속 라인(예를 들어, 트렌치 금속 라인) 또는 접속 플러그(예를 들어, 비아 금속)를 형성하도록 Al, Cu, Ni, W, 또는 이들의 조합과 같은 전도성 재료로 채워진다. 제조 동안 기판 패턴(104)이 붕괴된다면, 트렌치(106)를 채우는 것이 수행되지 않을 수 있다.
패턴(104)은 패턴 높이 h 및 패턴 폭 w을 포함한다. 도 1에 도시된 바와 같은 불규칙적 또는 비직사각형 측면을 갖는 패턴의 경우, 패턴 폭 w은 높이의 1/2에서와 같은 패턴의 중간점에서(또는 평균) 정의될 수 있다. h/w의 비는 패턴의 종횡비를 정의한다. 종횡비가 높을수록, 패턴은 붕괴하거나 떨어지기가 더 쉬워진다. 패턴의 임계 종횡비는 패턴이 붕괴하거나 떨어지기 시작하는 패턴의 종횡비이다. 다르게 말하자면, 패턴의 종횡비가 패턴의 임계 종횡비와 같거나 그보다 클 때, 패턴은 붕괴하거나 떨어질 것이다. 패턴의 임계 종횡비는 다양한 요인에 의존하는데, 그 중의 하나는 패턴을 구성하는 재료이다. 하나의 실시예에서, 금속과 같이 비교적 경성인(hard) 재료로 구성된 패턴에 비교하여, 매우 낮은 k의 유전체 재료와 같은 비교적 연성인(soft) 재료로 구성된 패턴은 상대적으로 낮은 종횡비를 가질 것이다.
이제 도 2를 참조하면, 본 개시의 하나 이상의 실시예에 따라 디바이스를 제조하기 위한 방법(200)의 흐름도가 예시되어 있다. 방법(200) 전에, 방법(200) 동안, 그리고 방법(200) 후에 추가의 단계들이 제공될 수 있고, 방법(200)의 추가의 실시예에 대하여, 기재된 일부 단계가 교체되거나 없어지거나 또는 뒤바뀔 수 있다는 것을 이해하여야 한다. 방법(200)은 아래에 더 기재될 것이고, 방법(200)을 사용하여 디바이스(300)를 제조하는 보다 구체적인 실시예들이 도 3 내지 도 11을 참조하여 동시에 기재될 것이다.
방법(200)은 기판을 수용하거나 제공함으로써 단계 202에서 시작된다. 본 실시예에서, 기판은 웨이퍼 기판으로도 지칭된다. 도 3을 참조하면, 기판(302)이 제공된다. 본 실시예에서, 기판(302)은 실리콘 웨이퍼를 포함한다. 대안으로서 또는 추가적으로, 기판(302)은 게르마늄과 같은 다른 원소 반도체; 실리콘 카바이드, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비소화물, 및/또는 인듐 안티몬화물과 같은 화합물 반도체; 또는 SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함한 합금 반도체를 포함할 수 있다. 또 다른 대안에서, 기판(302)은 유전체 층, 전도성 층, 또는 이들의 조합을 포함할 수 있다.
방법(200)은 기판 위에 제1 하드 마스크 층을 증착하고 제1 하드 마스크 층 위에 제2 하드 마스크 층을 증착함으로써 단계 204로 진행한다. 다시 도 3을 참조하면, 제1 하드 마스크 층(304)은 기판(302) 상에 증착되고, 제2 하드 마스크 층(306)은 제1 하드 마스크 층(304) 상에 증착된다. 하나 이상의 실시예에서, 제1 하드 마스크 층(304)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 기타 적합한 재료와 같은 유전체 재료를 포함할 수 있다. 일부 실시예에서, 제2 하드 마스크 층(306)은 TiN과 같은 금속 질화물 화합물을 포함한다. 제1 하드 마스크 층(304) 및/또는 제2 하드 마스크 층(306)은 화학적 기상 증착(CVD; chemical vapor deposition) 또는 물리적 기상 증착(PVD; physical vapor deposition) 프로세스를 사용하여 증착될 수 있다.
방법(200)은 기판 안으로 매립되는 트렌치를 형성함으로써 단계 206으로 진행한다. 트렌치는 도시된 바와 같은 다수 단계를 사용하여 형성될 수 있고 도 4 및 도 5를 참조하여 아래에 설명된다. 도 4를 참조하면, 제2 하드 마스크 층(306) 상에 레지스트 패턴이 형성되며, 그 다음 패터닝된 제2 하드 마스크 층(306)을 형성하도록 에칭된다. 도 5를 참조하면, 패터닝된 제2 하드 마스크 층(306)은 기판(302)에 매립된 트렌치(310)를 에칭하는데 사용된다.
방법(200)은 기판 옆의 트렌치 내에 제1 배리어 층을 형성하고 전도성 층으로 트렌치를 채움으로써 단계 208로 진행한다. 도 6을 참조하면, 제1 배리어 층(312)은 기판(302) 안으로 매립된 트렌치(310)의 측벽 및 하부 위에 배치되고, 전도성 층(314)은 트렌치를 채우도록 제1 배리어 층(312) 위에 배치된다. 제1 배리어 층(312)은 금속과 같은 전도성 층(314)으로부터의 전도성 재료가 기판(302) 안으로 이동하는 것을 막는다. 본 실시예에서, 제1 배리어 층은 또한 전도성 층의 일부로 간주된다. 하나 이상의 실시예에서, 제1 배리어 층(312)은 대략 20 내지 500 Å 범위의 두께를 가지며 TaN/Ta와 같은 금속 및/또는 금속 화합물을 포함한다. 일부 실시예에서, 전도성 층(314)은 Al, Cu, W, Al 합금, Cu 합금, 또는 W 합금과 같은 금속 또는 금속 합금을 포함한다. 트렌치를 채우는 하나의 방식은 CVD, PVD, 스퍼터링, 또는 전해도금 프로세스와 같은 증착 프로세스를 사용하는 것을 포함한다. 본 실시예에서, 트렌치를 채우는 것은 화학 기계적 연마(CMP; chemical mechanical polishing) 프로세스 및 세척 프로세스를 사용하는 것을 더 포함한다. 도 6에 도시된 바와 같이, 제1 하드 마스크 층(304) 및 제2 하드 마스크 층(306)도 또한 제거된다.
방법(200)은 기판 안으로 매립된 전도성 층 위에 배치되는 패터닝된 제3 하드 마스크 층을 형성함으로써 단계 210으로 진행한다. 도 7을 참조하면, 패터닝된 마스크 층(316)이 전도성 층(314) 및 기판(302) 위에 형성된다. 일부 실시예에서, 패터닝된 마스크 층(316)은 포토레지스트와 같은 유기 재료를 포함한다. 일부 실시예에서, 패터닝된 마스크 층(316)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물과 같은 유전체 재료를 포함한다. 패터닝된 제3 마스크 층(316)을 형성하는 하나의 방식은 CVD 또는 PVD 프로세스와 같은 증착 프로세스, 리소그래피 프로세스, 에칭 프로세스, 및/또는 세척 프로세스를 사용하는 것을 포함한다.
방법(200)은 패터닝된 제3 하드 마스크 층을 사용함으로써 전도성 층 및 제1 배리어 층을 에칭하여 패터닝된 전도성 층을 형성함으로써 단계 212로 진행한다. 도 8을 참조하면, 전도성 특징부(conducting feature)(318a-d)가 제1 배리어 층(312) 상에 형성되고, 에어 갭(air gap) 구조(320a-c)가 각각 전도성 특징부(318a-d) 사이에 형성된다. 본 실시예에서, 도 8에 도시된 바와 같이 에어 갭 구조(320a-c)는 또한 리세스를 형성하도록 제1 배리어(312) 아래로도 연장한다는 것을 유의한다. 하나의 실시예에서, 전도성 특징부(318a-d)는 Cu를 포함한다. Cu는 강한 기계적 강도를 갖기 때문에, 대응하는 패턴 또는 특징부는 비교적 큰 임계 종횡비를 가질 것이다. 따라서, 전도성 특징부(318a-d)는 패턴이나 특징부가 붕괴할 것 같이 될 일 없이 10 nm 만큼 낮은 치수로 더 스케일링 다운될 수 있다. 이 실시예에서, 에어 갭 구조(320a-c)를 로우 k(low-k) 유전체 재료와 같은 유전체 재료로 채움으로써, 도 1에서 언급한 바와 같이 로우 k 유전체 재료 패턴에 수반되는 패턴 또는 특징부 붕괴의 문제 없이, 10 nm와 같은 작은 치수를 갖는 전도성 라인 또는 와이어 라인이 로우 k 유전체 재료 안으로 매립된다. 전도성 특징부를 형성하는 하나의 방식은 에칭 프로세스, CMP 프로세스, 및 세척 프로세스를 사용하는 것을 포함한다.
도 2는 단계 212 후에 수행될 2개의 대안의 프로세스를 도시한다. 첫 번째 대안의 실시예에서, 방법(200)은 기판 및 기판 안으로 매립된 전도성 특징부 위에 제2 배리어를 증착함으로써 경로 A를 따라 단계 222로 진행한다. 도 9a를 참조하면, 제2 배리어 층(322)이 전도성 특징부(318a-d) 및 기판(302) 위에 형성된다. 제2 배리어 층(322)은 기판(302)의 개방된 표면 및 전도성 특징부(318a-d)의 측벽과 상부 표면과 같은 모든 개방된 표면을 덮는다. 하나의 실시예에서, 제2 배리어 층(322)은 실리콘 카본(SiC),실리콘 질화물(SiN), 실리콘 카본 질화물(SiCN), 또는 실리콘 산화물(SiO2)을 포함한다. 본 실시예에서, 제2 배리어 층(322)의 두께는 대략 20 내지 100 Å범위이다. 제2 배리어 층(322)을 증착하는 하나의 방식은 원자층 증착(ALD; atomic layer deposition) 프로세스를 사용하는 것이다.
경로 A의 프로세스에 이어서, 방법(200)은 기판 안으로 매립된 전도성 특징부 위에 배치된 제2 배리어 층 상에 제2 유전체 층을 형성함으로써 단계 224로 진행한다. 하나의 실시예에서, 도 9b에 도시된 바와 같이, 제2 유전체 층(324a)을 형성하는 것은 전도성 특징부(318a-d) 사이의 에어 갭 구조(320a-c)를 각각 채우는 것을 포함한다. 다른 실시예에서, 도 9c에 도시된 바와 같이, 제2 유전체 층(324b)을 형성하는 것은 에어 갭 구조(320a-c)를 유지하는 것을 포함한다. 즉, 제2 유전체 층(324b)은 아래의 에어 갭 구조를 채우지 않는다. 일부 실시예에서, 제2 유전체 층(324a 및 324b)은 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 또는 실리콘 산질화물(SiON)과 같은 유전체 재료를 포함한다. 추가의 실시예에서, 제2 유전체 층(324a 및 324b)은 불소 도핑된 실리콘 산화물, 탄소 도핑된 실리콘 산화물, 다공성 실리콘 산화물, 다공성 탄소 도핑된 실리콘 산화물, 유기 폴리머, 또는 실리콘 기반의 폴리머와 같은 로우 k 유전체 재료를 포함할 수 있다. 제2 유전체 층(324a 및/또는 324b)은 CVD 또는 PVD 프로세스를 사용하여 형성될 수 있다.
다시 도 2를 참조하면, 다른 프로세스에서, 방법(200)은 전도성 특징부 위에 제2 배리어 층을 증착함으로써 단계 212로부터 경로 B를 따라 단계 232로 진행한다. 도 10a를 참조하면, 제2 배리어 층(326a-d)이 전도성 특징부(318a-d) 위에 각각 형성된다. 본 실시예에서, 제2 배리어 층(326a-d)은 전도성 특징부(318a-d)의 측벽 및 상부만 덮는다. 본 실시예에서, 제2 배리어 층(326a-d)은 대략 10 내지 50 Å 범위의 두께를 가지며 코발트(Co)와 같은 금속을 포함한다. 제2 배리어 층(326a-d)은 CVD 또는 PVD 프로세스를 사용하여 형성될 수 있다.
경로 B의 프로세스에 이어서, 방법(200)은 기판 안으로 매립된 전도성 특징부 상에 배치된 제2 배리어 층 위에 제2 유전체 층을 형성함으로써 단계 234로 진행한다. 도 10b에 도시된 바와 같은 하나의 실시예에서, 제2 유전체 층(324c)을 형성하는 것은 전도성 특징부(318a-d) 사이의 에어 갭 구조(320a-c)를 채우는 것을 포함한다. 도 10c에 도시된 바와 같은 다른 실시예에서, 제2 유전체 층(324d)을 증착하는 것은 에어 갭 구조(320a-c)를 채우지 않고 제2 유전체 층(324d) 아래에 매립된 채 에어 갭 구조(320a-c)를 유지하는 것을 포함한다. 대안의 실시예에서, 제2 유전체 층(324c 또는 324d)은 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 또는 실리콘 산질화물(SiON)과 같은 유전체 재료를 포함한다. 또 다른 대안의 실시예에서, 제2 유전체 층(324c 또는 324d)은 또한 불소 도핑된 실리콘 산화물, 탄소 도핑된 실리콘 산화물, 다공성 실리콘 산화물, 다공성 탄소 도핑된 실리콘 산화물, 유기 폴리머, 또는 실리콘 기반의 폴리머와 같은 로우 k 유전체 재료를 포함한다.
이제 도 11a를 참조하면, 하나 이상의 실시예에 따라 방법(200)을 사용함으로써 제조된 전도성 특징부(318)의 단면도가 예시되어 있다. 도 11a에 도시된 바와 같이, 참조 번호 318a로 지정되어 있는 전도성 특징부는 사다리꼴(trapezoid) 구조이다. 사다리꼴 구조는 하부 폭 ya 및 상부 폭 xa를 포함한다. 본 실시예에서, 사다리꼴 구조의 하부는 사다리꼴 구조의 상부보다, 사다리꼴 구조가 그 위에 형성되는 기판에 더 가깝다. 이 실시예에서, 사다리꼴 구조 상에 하부 폭 ya은 상부 폭 xa보다 더 크다.
디바이스(300)는 추가의 전도성 특징부를 포함할 수 있다. 도 11b에 도시된 바와 같이, 참조 번호 318b로 지정되어 있는 전도성 특징부는 평행 사변형(parallelogram)이다. 평행 사변형 구조는 하부 폭 yb 및 상부 폭 xb를 포함한다. 이 실시예에서, 평행 사변형 구조 상에 하부 폭 yb은 상부 폭 xb와 거의 같다. 도 11c에 도시된 바와 같이, 참조 번호 318c로 지정되어 있는 전도성 특징부는 사다리꼴 구조이다. 사다리꼴 구조는 하부 폭 yc 및 상부 폭 xc를 포함한다. 이 실시예에서, 평행 사변형 구조 상에 하부 폭 yc는 상부 폭 xc보다 더 작다.
도 12 내지 도 14는 하나 이상의 실시예에 따라 방법(200)을 사용함으로써 제조된 구조(400)의 예이다. 구조(400)는 기판(402), 기판(402) 안으로 매립된 전도성 특징부(404a-j), 및 전도성 특징부(404a-j)를 각각 분리시키는 에어 갭 구조(406a-h)를 포함한다. 디바이스(400)의 다른 구성 및 다양한 항목의 포함이나 생략이 가능할 수 있다는 것을 이해하여야 한다. 디바이스(400)는 예시적인 실시예이며, 청구항에 명시적으로 인용된 것 외에 본 발명을 한정하고자 하지 않는다.
일부 실시예에서, 기판(402)은 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 또는 실리콘 산질화물(SiON)과 같은 유전체 재료를 포함한다. 다른 실시예에서, 기판(402)은 불소 도핑된 실리콘 산화물, 탄소 도핑된 실리콘 산화물, 다공성 실리콘 산화물, 다공성 탄소 도핑된 실리콘 산화물, 유기 폴리머, 또는 실리콘 기반의 폴리머와 같은 로우 k 유전체 재료를 포함한다. 일부 실시예에서, 전도성 특징부(404a-j)는 W, W 합금, Al, Al 합금, Cu 또는 Cu 합금과 같은 금속 또는 금속 합금을 포함한다. 하나 이상의 실시예에서, 에어 갭 구조(406a-h)는 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 또는 실리콘 산질화물(SiON)과 같은 유전체 재료, 또는 불소 도핑된 실리콘 산화물, 탄소 도핑된 실리콘 산화물, 다공성 실리콘 산화물, 다공성 탄소 도핑된 실리콘 산화물, 유기 폴리머, 또는 실리콘 기반의 폴리머와 같은 로우 k 유전체 재료에 의해 채워질 수 있다.
도 12에 도시된 바와 같이, 구조(400a)는 기판(402), 기판(402)에 매립된 전도성 특징부(404a-d), 및 각각의 전도성 특징부(404a-d)를 각각 격리하는 에어 갭 구조(406a-c)를 포함한다. 전도성 특징부(404a-d)는 기판(402)에 트렌치를 형성하고, 전도성 재료로 트렌치를 채우고, 에칭 프로세스를 수행함으로써 형성된다. 하나의 실시예에서, 전도성 특징부(404a-d)는 Cu 라인 붕괴 또는 떨어지는 문제 없이 대략 10 nm 만큼 낮은 피치를 갖는 Cu 라인을 포함할 수 있다.
도 13에 도시된 바와 같이, 구조(400b)는 기판(402), 전도성 특징부(404e-g), 및 에어 갭 구조(406d 및 406e)를 포함한다. 전도성 특징부(404e-g)는 기판(402)에 매립되며, 에어 갭 구조(406d)는 전도성 특징부(404e)를 나누고, 에어 갭 구조(406e)는 전도성 특징부(404g)를 나눈다.
도 14에 도시된 바와 같이, 구조(400c)는 기판(402), 전도성 특징부(404h-j), 및 에어 갭 구조(406f-g)를 포함한다. 전도성 특징부(404h-j)는 기판(402)에 형성되고, 에어 갭 구조(406f)는 전도성 특징부(404h)로 끼어들며, 에어 갭 구조(406g)는 전도성 특징부(404i)를 끊어내고, 에어 갭 구조(406h)는 전도성 특징부(404i 및 404j) 둘 다를 끊어낸다. 일부 실시예에서, 에어 갭 구조(406a-h)는 유전체 재료로 더 채워질 수 있다.
이제 도 15a 및 도 15b를 참조하면, 하나 이상의 실시예에 따른 디바이스(450)의 평면도 및 단면도가 예시되어 있다. 디바이스(450)는 기판(402) 및 전도성 특징부(452a, 452b, 및 452c)를 포함한다. 전도성 특징부(452a-c)는 기판(402) 안으로 매립된다. 하나의 실시예에서, 전도성 특징부(452a)는 10 nm 와 같은 작은 치수를 포함한다. 또한, 전도성 특징부(452a 및 452b)는 x < y, x = y, 또는 x > y 인 치수 x 및 y(도 11a 내지 도 11c 참조)를 갖는다. 전도성 특징부(452c)는 x > y인 치수 x 및 y를 갖는다. 또한 하나의 실시예에서, 전도성 특징부(452a 및 452b) 사이에 공기 또는 유전체 재료로 채워진 갭 구조(454)가 존재한다. 본 실시예에서, 작은 전도성 특징부는 또한 작은 금속 아일랜드(metal island)로도 지칭된다. 하나의 실시예에서, 작은 금속 아일랜드는, 큰 금속 특징부를 형성하고, 에어 갭 구조에 의해 격리되는 작은 금속 특징부를 형성하도록 큰 금속 특징부를 에칭하며, 에어 갭 구조를 유전체 재료로 채워 유전체 재료로 둘러싸인 작은 금속 아일랜드를 형성하는 것과 같이, 도 2에 도시된 바와 같은 방법(200)을 사용함으로써 형성된다.
이제 도 16을 참조하면, 디바이스(500)는 기판(402) 및 전도성(예를 들어, Cu) 특징부(552a, 552b, 552c, 552d 및 552e)를 포함한다. 전도성 특징부(552a-e)는 기판(402) 안으로 매립된다. 하나의 실시예에서, 전도성 특징부 중의 하나, 예를 들어 552c는 x < y인 치수 x 및 y를 갖고(도 11a 내지 도 11c 참조), 전도성 특징부 중의 하나, 예를 들어 552d는 x = y인 치수 x 및 y를 갖고, 전도성 특징부 중의 하나, 예를 들어 552e는 x > y인 치수 x 및 y를 갖는다. 또한 하나의 실시예에서, 전도성 특징부 552a와 552b 사이, 552b와 552c 사이, 그리고 552c와 552d 사이에 공기 또는 유전체 재료로 채워진 갭 구조(554)가 존재한다.
이 실시예에서, 다마신 프로세스를 사용하여 2개의 트렌치가 형성된다. 전도성 특징부(552a 내지 552d)는 제1 트렌치에 형성되고, 전도성 특징부(552e)는 제2 트렌치에 형성된다. 도 6에 대해 상기에 설명한 바와 같이, 트렌치(310)가 전도성 층(314)으로 채워지는 것과 유사하게, 둘 다의 트렌치가 동시에 전도성 재료로 채워진다. 프로세스는 도 7 내지 도 10c에 대해 상기에 설명한 프로세스와 유사하게 제1 트렌치에서 계속되며, 전도성 특징부(552a-d)를 형성하도록 전도성 층이 에칭될 것이다. 전도성 층이 제2 트렌치에서는 에칭되지 않을 것이고, 그리하여 전도성 특징부(552e)를 형성할 것이다.
전술한 설명에서, 디바이스를 제조함으로써, 막 증착 프로세스, 리소그래피 프로세스, 에칭 프로세스, 이온 주입 프로세스, CMP 프로세스, 및 세척 프로세스와 같은 다양한 프로세스가 수행된다. 본 실시예에서, 막 증착 프로세스는 증발 및 DC 마그네트론 스퍼터링과 같은 PVD 프로세스, 무전해 도금이나 전해 도금과 같은 도금 프로세스, APCVD(atmospheric pressure CVD), LPCVD(low pressure CVD), PECVD(plasma enhanced CVD), 또는 HDP CVD(high density plasma CVD)와 같은 CVD 프로세스, 이온 빔 증착, 스핀온 코팅, MOD(metal-organic decomposition), ALD 프로세스 및/또는 기타 적합한 방법을 포함한다.
일부 실시예에서, 리소그래피 프로세스는 웨이퍼 기판 상에 레지스트 막을 코팅하고, 웨이퍼 기판 상에 증착된 레지스트 막을 광 리소그래피 툴(optical lithography tool) 또는 전자 빔 라이터에 의해 노광시키며, 노광된 레지스트 막을 현상하여 이온 주입 프로세스 또는 에칭 프로세스에 대한 레지스트 패턴을 형성하는 것을 포함할 수 있다. 웨이퍼 기판 상에 레지스트 막을 코팅하는 것은 웨이퍼 기판 상에 레지스트 막을 도포하기 전에 탈수(dehydration) 프로세스를 수행하는 것을 포함하며, 이는 웨이퍼 기판에 대한 레지스트 막의 접착력을 강화할 수 있다. 탈수 프로세스는 소정 지속기간 동안 고온에서 기판을 베이킹하거나, 기판에 HMDS(hexamethyldisilizane)과 같은 화학물질을 적용하는 것을 포함할 수 있다. 웨이퍼 기판 상에 레지스트 막을 코팅하는 것을 소프트 베이크(SB; soft bake)를 포함할 수 있다. 웨이퍼 기판 상에 증착된 레지스트 막을 노광하는 것은 광 노광 툴 또는 대전 입자 노광 툴을 사용하는 것을 포함한다. 광 리소그래피 툴은 I-라인, DUV(deep ultraviolet), 또는 EUV(extreme ultraviolet) 툴을 포함할 수 있다. 대전 입자 노광 툴은 전자 빔 또는 이온 빔 툴을 포함한다. 광 노광 툴을 사용하는 것은 마스크를 사용하는 것을 포함한다. 마스크는 바이너리 마스크(BIM; binary mask), 수퍼 바이너리 마스크(SBIM; super binary mask), 또는 위상 반전 마스크(PSM; phase shift mask)일 수 있으며, PSM은 교번형 위상 반전 마스크(alt. PSM; alternative phase shift mask) 또는 감쇄형 위상 반전 마스크(att. PSM; attenuated phase shift mask)를 포함한다. 노광된 레지스트 막을 현상하는 것은 노광후 베이크(PEB; post exposure bake), 현상후 베이크(PDB; post develop bake) 프로세스, 또는 이들의 조합을 포함할 수 있다.
에칭 프로세스는 건식(플라즈마) 에칭, 습식 에칭, 및/또는 기타 에칭 방법을 포함할 수 있다. 예를 들어, 건식 에칭 프로세스는 산소 함유 가스, 불소 함유 가스(예를 들어, CF4, SF6, CH2F2, CHF3, 및/또는 C2F6), 염소 함유 가스(예를 들어, Cl2, CHCl3, CCl4, 및/또는 BCl3), 브롬 함유 가스(예를 들어, HBr 및/또는 CHBr3), 요오드 함유 가스, 기타 적합한 가스 및/또는 플라즈마, 및/또는 이들의 조합을 구현할 수 있다.
따라서, 본 개시는 디바이스 및 방법에 대해 기재한다. 하나의 실시예에서, 디바이스는 기판 및 기판 안으로 매립된 적어도 3개의 전도성 특징부를 포함한다. 각각의 전도성 특징부는 상부 폭 x 및 하부 폭 y을 포함하되, 제1 전도성 특징부의 상부 폭 및 하부 폭(x1, y1)은 (x1 < y1)의 치수를 갖고, 제2 전도성 특징부의 상부 폭 및 하부 폭(x2, y2)은 (x2 < y2; x2 = y2; 또는 x2 > y2)의 치수를 가지며, 제3 전도성 특징부의 상부 폭 및 하부 폭(x3, y3)은 (x3 > y3)의 치수를 갖는다. 디바이스는 또한 제1 전도성 특징부와 제2 전도성 특징부를 격리하는 갭 구조를 포함한다. 갭 구조는 공기 또는 유전체와 같은 것을 포함할 수 있다.
다른 실시예에서, 디바이스는 기판, 기판 안으로 매립된 적어도 2개의 전도성 특징부 - 전도성 특징부는 상부 폭보다 더 큰 하부 폭을 갖는 사다리꼴 형상을 포함함 - , 및 2개의 전도성 특징부를 격리하는 에어 갭 구조를 포함한다. 디바이스는 기판과 전도성 특징부를 분리하는 제1 배리어 층을 더 포함한다. 제1 배리어 층은 TaN/Ta를 포함한다. 디바이스는 에어 갭 구조에 의해 분리된 2개의 전도성 특징부 위에 배치된 제2 배리어 층을 더 포함한다. 제2 배리어 층은 기판 위에 연장될 수 있다. 제2 배리어 층은 Co, SiC, SiN, SiCN 또는 SiO2를 포함한다. 디바이스는 에어 갭 구조 위에 배치된 유전체 층을 더 포함하며, 에어 갭 구조는 에어 갭 구조를 채우지 않고 유전체 층 아래에 매립된다. 디바이스는 유전체 층에 의해 채워진 에어 갭 구조를 더 포함한다. 전도성 특징부는 Cu, Cu 합금, Al, Al 합금, W 또는 W 합금을 포함한다.
다른 실시예에서, 본 개시는 기판 및 기판 안으로 매립된 적어도 3개의 전도성 특징부를 포함하는 디바이스에 대해 기재한다. 각각의 전도성 특징부는 상부 폭 x 및 하부 폭 y를 포함한다. 제1 전도성 특징부의 상부 폭 및 하부 폭(x1, y1)은 (x1 < y1)의 치수를 갖고, 제2 전도성 특징부의 상부 폭 및 하부 폭(x2, y2)은 (x2 < y2; x2 = y2; 또는 x2 > y2)의 치수를 가지며, 제3 전도성 특징부의 상부 폭 및 하부 폭(x3, y3)은 (x3 > y3)의 치수를 갖는다. 디바이스는 제1 전도성 특징부와 제2 전도성 특징부를 격리하는 갭 구조를 더 포함한다. 갭 구조는 에어 갭, 유전체, 또는 이들의 조합일 수 있다.
다른 실시예에서, 본 개시는 기판 및 기판 안으로 매립된 3개의 전도성 특징부를 포함하는 디바이스에 대해 기재한다. 제1 전도성 특징부는 상부 폭 x1 및 하부 폭 y1을 포함하되, (x1 < y1; x1 = y1; 또는 x1 > y1)이다. 제2 전도성 특징부는 상부 폭 x2 및 하부 폭 y2을 포함하되, (x2 < y2; x2 = y2; 또는 x2 > y2)이다. 제3 전도성 특징부는 상부 폭 x3 및 하부 폭 y3을 포함하되, x3 > y3이다. 디바이스는 제1 전도성 특징부와 제2 전도성 특징부를 격리하는 공기 또는 유전체와 같은 갭 구조를 더 포함한다.
본 개시는 또한 디바이스를 제조하는 방법에 대해 기재한다. 하나의 실시예에서, 방법은 기판을 수용하고, 기판에 트렌치를 형성하고, 전도성 재료로 트렌치를 채우고 - 트렌치를 채우는 것은 트렌치의 하부 및 측벽 상에 제1 배리어 층을 그리고 제1 배리어 층 위에 배치되는 전도성 층을 형성하는 것을 포함함 - , 하드 마스크를 사용해 전도성 층에 대해 에칭 프로세스를 수행하여 에어 갭 구조에 의해 격리되는 적어도 2개의 전도성 특징부를 형성하는 것을 포함한다. 방법은 에어 갭 구조에 의해 분리된 2개의 전도성 특징부 위에 제2 배리어 층을 증착하는 것을 더 포함한다. 방법은 기판 위에 제2 배리어 층을 연장하는 것을 더 포함한다. 방법은 에어 갭 구조에 의해 분리된 2개의 전도성 특징부 위에 배치된 제2 배리어 층 위에 유전체 층을 증착하는 것을 더 포함한다. 유전체 층을 증착하는 것은 에어 갭 구조를 그 아래에 매립하는 것을 포함한다. 유전체 층을 증착하는 것은 에어 갭 구조를 채우는 것을 더 포함한다.
다른 실시예에서, 방법은 기판을 수용하고, 기판에 트렌치를 형성하고, 전도성 재료로 트렌치를 채우고 - 트렌치를 채우는 것은 트렌치의 하부 및 측벽 상에 제1 배리어 층을 그리고 제1 배리어 층 위에 전도성 층을 형성하는 것을 포함함 - , 하드 마스크를 사용해 에칭 프로세스를 수행하여 전도성 층 내의 에어 갭 구조에 의해 분리되는 적어도 2개의 전도성 특징부를 형성하고, 2개의 전도성 특징부 위에 제2 배리어 층을 증착하고, 제2 배리어 층 위에 유전체 층을 증착하는 것을 포함한다. 방법은 리소그래피 프로세스를 사용하는 것을 더 포함한다. 제2 배리어를 증착하는 것은 기판 위에 제2 배리어 층을 증착하는 것을 포함한다. 유전체 층을 증착하는 것은 에어 갭 구조를 그 아래에 매립하는 것을 포함한다. 유전체 층을 증착하는 것은 에어 갭 구조를 채우는 것을 더 포함한다.
다른 실시예에서, 방법은 기판에 제1 트렌치를 형성하고 전도성 재료로 제1 트렌치를 채우는 것을 포함한다. 제1 트렌치를 채우는 것은 제1 트렌치의 하부 및 측벽 상에 제1 배리어 층을 그리고 제1 배리어 층 위에 배치되는 전도성 층을 형성하는 것을 포함한다. 방법은 하드 마스크를 사용해 전도성 층에 대해 에칭 프로세스를 수행하여 갭 구조에 의해 격리되는 제1 및 제2 전도성 특징부를 형성하는 것을 더 포함한다. 제1 전도성 특징부는 하부 폭보다 더 작은 상부 폭을 포함한다.
전술한 바는 당해 기술 분야에서의 숙련자가 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자라면 또한 이러한 등가 구성이 본 개시의 사상 및 범위에서 벗어나지 않으며, 본 개시의 사상 및 범위에서 벗어나지 않고서 이에 다양한 변경, 치환, 및 대안을 행할 수 있다는 것을 알아야 한다.
102: 기판 104: 기판 패턴
106: 트렌치 300: 디바이스
302: 기판 304: 제1 하드 마스크 층
306: 제2 하드 마스크 층 310: 트렌치
312: 제1 배리어 층 314: 전도성 층
316: 패터닝된 마스크 층 318a-d: 전도성 특징부
320a-c: 에어 갭 구조 322, 326a-d: 제2 배리어 층

Claims (10)

  1. 기판;
    상기 기판 안으로 매립된(embedded) 적어도 3개의 전도성 특징부(conducting feature) - 각각의 전도성 특징부는 상부 폭 x 및 하부 폭 y를 포함하되, 제1 전도성 특징부의 상부 폭 및 하부 폭(x1, y1)은 (x1 < y1)의 치수를 갖고, 제2 전도성 특징부의 상부 폭 및 하부 폭(x2, y2)은 (x2 < y2; x2 = y2; 또는 x2 > y2)의 치수를 갖고, 제3 전도성 특징부의 상부 폭 및 하부 폭(x3, y3)은 (x3 > y3)의 치수를 가짐 - ; 및
    상기 제1 전도성 특징부와 상기 제2 전도성 특징부를 격리하는 갭 구조(gap structure)를 포함하고,
    상기 적어도 3개의 전도성 특징부의 상면은 상기 기판의 상면과 동일한 평면 상에 있는 것인, 디바이스.
  2. 청구항 1에 있어서, 상기 적어도 3개의 전도성 특징부 중의 하나와 상기 기판을 분리하는 제1 배리어 층을 더 포함하는 디바이스.
  3. 청구항 1에 있어서, 상기 적어도 3개의 전도성 특징부 위에 배치된 제2 배리어 층을 더 포함하는 디바이스.
  4. 기판;
    상기 기판 안으로 매립된(embedded) 제1 전도성 특징부(conducting feature) - 상부 폭 x1 및 하부 폭 y1을 포함하되, (x1 < y1; x1 = y1; 또는 x1 > y1)임 - ;
    상기 기판 안으로 매립된 제2 전도성 특징부 - 상부 폭 x2 및 하부 폭 y2을 포함하되, (x2 < y2; x2 = y2; 또는 x2 > y2)임 - ;
    상기 기판 안으로 매립된 제3 전도성 특징부 - 상부 폭 x3 및 하부 폭 y3을 포함하되, (x3 > y3)임 - ; 및
    상기 제1 전도성 특징부와 상기 제2 전도성 특징부를 격리하는 갭 구조(gap structure)를 포함하고,
    상기 제1 전도성 특징부, 상기 제2 전도성 특징부 및 상기 제3 전도성 특징부의 상면은 상기 기판의 상면과 동일한 평면 상에 있는 것인, 디바이스.
  5. 디바이스를 형성하는 방법에 있어서,
    기판을 제공하는 단계;
    상기 기판에 제1 트렌치를 형성하는 단계;
    전도성 재료로 상기 제1 트렌치를 채우는 단계 - 상기 제1 트렌치를 채우는 단계는 상기 제1 트렌치의 하부 및 측벽 상에 제1 배리어 층을 그리고 상기 제1 배리어 층 위에 배치되는 전도성 층을 형성하는 것을 포함함 - ; 및
    하드 마스크를 사용해 상기 전도성 층에 대해 에칭 프로세스를 수행하여 갭 구조에 의해 격리되는 제1 전도성 특징부와 제2 전도성 특징부를 형성하는 단계를 포함하고,
    상기 제1 전도성 특징부는 하부 폭보다 더 작은 상부 폭을 포함하는 것인 디바이스 형성 방법.
  6. 청구항 5에 있어서, 상기 갭 구조에 의해 분리되는 상기 2개의 전도성 특징부 위에 제2 배리어 층을 증착하는 단계를 더 포함하는 디바이스 형성 방법.
  7. 청구항 5에 있어서, 상기 기판 위에 제2 배리어 층을 연장하는 단계를 더 포함하는 디바이스 형성 방법.
  8. 청구항 5에 있어서, 상기 갭 구조에 의해 분리되는 상기 2개의 전도성 특징부 위에 배치되는 제2 배리어 층 위에 유전체 층을 증착하는 단계를 더 포함하는 디바이스 형성 방법.
  9. 청구항 5에 있어서, 유전체로 상기 갭 구조를 채우는 단계를 더 포함하는 디바이스 형성 방법.
  10. 청구항 5에 있어서,
    상기 기판에 제2 트렌치를 형성하는 단계; 및
    상기 전도성 재료로 상기 제2 트렌치를 채우는 단계 - 상기 제2 트렌치를 채우는 단계는 상기 제2 트렌치의 하부 및 측벽 상에 상기 제1 배리어 층을 그리고 상기 제1 배리어 층 위에 배치되는 전도성 층을 형성하는 것을 포함함 - 를 포함하고,
    상기 채워진 제2 트렌치는 제3 전도성 특징부를 형성하고,
    상기 제3 전도성 특징부는 하부 폭보다 더 큰 상부 폭을 포함하는 것인 디바이스 형성 방법.
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