CN115775728A - 制造半导体装置和图案化半导体结构的方法 - Google Patents

制造半导体装置和图案化半导体结构的方法 Download PDF

Info

Publication number
CN115775728A
CN115775728A CN202111267926.3A CN202111267926A CN115775728A CN 115775728 A CN115775728 A CN 115775728A CN 202111267926 A CN202111267926 A CN 202111267926A CN 115775728 A CN115775728 A CN 115775728A
Authority
CN
China
Prior art keywords
layer
oxide
opening
silicon
containing layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111267926.3A
Other languages
English (en)
Inventor
欧阳兴
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nanya Technology Corp
Original Assignee
Nanya Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nanya Technology Corp filed Critical Nanya Technology Corp
Publication of CN115775728A publication Critical patent/CN115775728A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H01L21/0276—Photolithographic processes using an anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Plasma & Fusion (AREA)
  • Drying Of Semiconductors (AREA)
  • Weting (AREA)

Abstract

本公开提供一种制造半导体装置的方法，方法包括以下步骤。形成半导体堆叠，其包括含硅层、沉积在部分的含硅层上的氧化物、底层和光阻层。图案化光阻层以形成光阻层中的第一开口。蚀刻底层以将第一开口延伸进底层，其中第一开口暴露氧化物的顶表面。使用第一蚀刻剂蚀刻氧化物和底层，其中氧化物和底层的蚀刻速率的比例约1:1。使用第二蚀刻剂蚀刻氧化物和含硅层以形成第一开口下方的第二开口，其中氧化物的蚀刻速率高于含硅层的蚀刻速率。本公开提供的方法包括两步骤蚀刻工艺，从而在图案化含硅层之前可以完全移除底层中的氧化物，因此使用底层图案化含硅层时，可以在含硅层中形成符合临界尺寸的开口。

Description

制造半导体装置和图案化半导体结构的方法
技术领域
本公开内容是关于制造半导体装置和图案化半导体结构的方法。
背景技术
半导体工业经历了指数型成长。材料和设计的技术进展产生了很多代的装置，其中各代装置和前代相比具有更小和更复杂的电路。一般而言，缩小的工艺通过增加生产效率和降低相关成本而提供优势。当半导体制造工艺需要更小的工艺窗口(window)，将渐少在装置的元件之间的需求空间，并且变得越来越难达成。因此，需发展符合缩小的工艺的微影工具和图案化方法，促进形成具有预期临界尺寸(critical dimension，CD)的特征。当微影设备和图案化优势适用于很多方面，可以预期更远的进展。
发明内容
根据本公开一些实施例，提供一种制造半导体装置的方法，其中方法包括形成半导体堆叠，半导体堆叠包括含硅层、沉积在部分的含硅层上的氧化物、覆盖氧化物和含硅层的底层，以及底层上方的光阻层。方法也包括图案化光阻层以形成光阻层中的第一开口，以及蚀刻底层以将第一开口延伸进底层，其中第一开口暴露氧化物的顶表面。方法也包括使用第一蚀刻剂蚀刻氧化物和底层，其中氧化物的第一蚀刻速率和底层的第二蚀刻速率的比例约1:1。方法也包括使用不同于第一蚀刻剂的第二蚀刻剂蚀刻氧化物和含硅层，以形成第一开口下方的第二开口，其中氧化物的第三蚀刻速率高于含硅层的第四蚀刻速率。
在本公开一些实施例中，氧化物的第三蚀刻速率和含硅层的第四蚀刻速率的比例约3:1。
在本公开一些实施例中，在蚀刻底层以延伸第一开口之后，底层中的第一开口的宽度大于氧化物的最大宽度。
在本公开一些实施例中，在蚀刻氧化物和含硅层之后，底层中的第一开口的宽度大于底层中的第二开口的宽度。
在本公开一些实施例中，在蚀刻底层以延伸第一开口之后，在氧化物的顶表面和第一开口的底表面之间的第一高度是25％至35％的在氧化物的顶表面和氧化物的底表面之间的第二高度。
在本公开一些实施例中，第一蚀刻剂包括CHF3和O2的混合物。
在本公开一些实施例中，第二蚀刻剂包括CHF3和CH2F2的混合物。
在本公开一些实施例中，半导体堆叠进一步包括底部抗反射涂层设置在底层和光阻层之间，以及蚀刻底层以延伸第一开口进一步包括蚀刻底部抗反射涂层。
在本公开一些实施例中，方法进一步包括延伸第二开口穿过含硅层以将半导体装置分离成两部分。
在本公开一些实施例中，方法进一步包括延伸第二开口穿过含硅层，以及使用绝缘材料填充第二开口以形成绝缘体。
根据本公开一些实施例，提供一种图案化半导体结构的方法。方法包括图案化第一光阻层以形成第一光阻层中的第一开口，以及图案化第一光阻层下的第二光阻层以将第一开口延伸进第二光阻层，其中第二光阻层中的氧化物的顶表面高于第一开口的底表面。方法也包括使用第一蚀刻剂蚀刻氧化物和第二光阻层，其中氧化物的第一蚀刻速率接近于第二光阻层的第二蚀刻速率。方法也包括使用第二蚀刻剂蚀刻氧化物和氧化物下的含硅层以形成第一开口下方的第二开口，其中氧化物的第三蚀刻速率高于含硅层的第四蚀刻速率。
在本公开一些实施例中，在图案化第二光阻层之后，第一开口的底表面的宽度大于氧化物的最大宽度。
在本公开一些实施例中，在蚀刻氧化物和含硅层之后，第一开口的底表面的宽度大于含硅层中的第二开口的宽度。
在本公开一些实施例中，在蚀刻氧化物和含硅层之后，含硅层中的第二开口的宽度接近于氧化物的最大宽度。
在本公开一些实施例中，在蚀刻氧化物和含硅层之后，第一开口的底表面高于在第二光阻层和含硅层之间的界面。
在本公开一些实施例中，在蚀刻氧化物和含硅层之后，第二光阻层中的第二开口的第一部分的深度大于含硅层中的第二开口的第二部分的深度。
在本公开一些实施例中，蚀刻氧化物和含硅层进一步包括蚀刻邻近于氧化物的部分的第二光阻层，以形成第二开口的侧壁垂直于在第二光阻层和含硅层之间的界面。
在本公开一些实施例中，氧化物的第三蚀刻速率和含硅层的第四蚀刻速率的比例在2.5:1和3.5:1之间。
在本公开一些实施例中，图案化第二光阻层包括使用以氧气为基底的蚀刻剂蚀刻第二光阻层。
在本公开一些实施例中，第一蚀刻剂包括含氟气体和含氧气体，以及第二蚀刻剂包括含氟气体。
附图说明
当结合附图阅读时，从以下详细描述中可以最好地理解本公开的各方面。应注意，根据工业中的标准方法，各种特征未按比例绘制。实际上，为了清楚地讨论，可任意增加或减少各种特征的尺寸。
图1是依据本公开的一些实施例的制造半导体装置的方法流程图。
图2A至图6是依据本公开的一些实施例的半导体装置在制造工艺中间阶段的截面图。
图7A至图7B是依据本公开的一些其他实施例的半导体装置在制造工艺中间阶段的截面图。
具体实施方式
为了实现提及主题的不同特征，以下公开内容提供了许多不同的实施例或示例。以下描述组件、数值、配置等的具体示例以简化本公开。当然，这些仅仅是示例，而不是限制性的。例如，在以下的描述中，在第二特征之上或上方形成第一特征可以包括第一特征和第二特征以直接接触形成的实施例，并且还可以包括在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。另外，本公开可以在各种示例中重复参考数字和/或字母。此重复是为了简单和清楚的目的，并且本身并不表示所讨论的各种实施例和/或配置之间的关系。
此外，本文可以使用空间相对术语，诸如“在…下面”、“在…下方”、“下部”、“在…上面”、“上部”等，以便于描述一个元件或特征与如图所示的另一个元件或特征的关系。除了图中所示的取向之外，空间相对术语旨在包括使用或操作中的装置的不同取向。装置可以以其他方式定向(旋转90度或在其他方向上)，并且同样可以相应地解释在此使用的空间相对描述符号。
本公开提供一种通过图案化半导体结构以制造半导体装置的方法。方法包括形成半导体堆叠，其包括至少一个含硅层、沉积在含硅层上的氧化物，以及覆盖氧化物和含硅层的底层。接着通过两步骤蚀刻工艺蚀刻氧化物使得底层中的氧化物可以完全移除。详细而言，两步骤工艺包括使用第一蚀刻剂蚀刻氧化物，第一蚀刻剂对氧化物和底层具有低蚀刻选择性；以及使用第二蚀刻剂蚀刻氧化物，第二蚀刻剂对氧化物相对于含硅层具有高蚀刻选择性。因此，可以很好地定义底层中的图案，而同时可以避免含硅层的过蚀刻。
根据本公开的一些实施例，图1绘示制造半导体装置的方法100的流程图。图2A至图6是半导体装置在制造方法100的中间阶段的截面图。可以使用方法100以图案化半导体装置的层。半导体装置可以包括内存及/或其他逻辑电路、被动组件或主动微电子装置，例如电阻器、电容器、电感器、二极管、p型场效应晶体管(p-type field effect transistor，PFET)、n型场效应晶体管(n-type field effect transistor，NFET)、金属氧化物半导体场效应晶体管(metal oxide semiconductor field effect transistor，MOSFET)、互补式金属氧化物半导体(complementary metal oxide semiconductor，CMOS)晶体管、高电压晶体管、高频率晶体管、其他适合的组件或上述的组合。
具体而言，方法100包括下述的步骤。在步骤110，形成半导体堆叠，其中半导体堆叠包括含硅层、氧化物、底层和光阻层。在步骤120，图案化光阻层以形成第一开口。在步骤130，蚀刻底层以延伸第一开口。在步骤140，使用第一蚀刻剂蚀刻氧化物和底层以延伸第一开口。在步骤150，使用第二蚀刻剂蚀刻氧化物和含硅层以形成第二开口。在上述步骤之后，半导体堆叠经过图案化而制造半导体装置。在下文叙述中，进一步结合图2A至图6来详细描述制造半导体装置的方法100。值得说明的是，在下述操作之前、期间或之后可以执行额外的操作，而且这些修改也在本公开的范围内。
在步骤110，形成半导体堆叠，如图2A至图2C中所示。半导体堆叠包括将进行图案化的一个目标层或多个目标层。更具体而言，半导体堆叠包括至少一个含硅层，其中含硅层作为将进行图案化的目标层。借由图案化目标层，目标层可以配置成具有开口的复数个特征。目标层的图案可以指向多个半导体装置特征，例如互连导线、隔离结构、主动区域或类似者。
参考图2A，形成含硅层210在基板200上，以及沉积氧化物220在部分的含硅层210上。在一些实施例中，基板200可以包括元素半导体(例如锗及/或锗)、化合物半导体(例如碳化硅、砷化镓、磷化镓、磷化铟及/或砷化铟)、合金半导体(例如硅锗、砷磷化镓、砷化铝镓、砷化铝铟、砷化镓铟及/或镓铟磷化物)或上述的组合。在一些其他实施例中，基板200可以是绝缘体上硅(silicon-on-insulator，SOI)基板。在基板200之中或在基板200上方，可以存在与半导体装置关联的多个特征(未示出)，例如栅极结构、源极/漏极区域、隔离特征、互连特征或类似者。
在一些实施例中，含硅层210可以包括具有硅成分大于50原子百分比的硅基材料。例如，含硅层210可以是非晶硅(amorphous silicon，a-Si)层。在一些其他实施例中，含硅层210可以包括其他成分，例如氢气而提供氢化非晶硅。在一些实施例中，可以借由化学气相沉积(chemical vapor deposition，CVD)工艺形成含硅层210，例如等离子体增强化学气相沉积(plasma enhanced CVD，PECVD)、高密度等离子体化学气相沉积(HDPCVD)、低压化学气相沉积(low-pressure CVD，LPCVD)、次压化学气相沉积(sub-atmospheric CVD，SACVD)或其他适合的方法。在一些其他实施例中，可以借由物理气相沉积(physical vapordeposition，PVD)形成含硅层210，例如等离子体增强物理气相沉积、溅射、电子束、加热蒸发或其他适合的方法。在一些其他实施例中，可以借由原子层沉积(atomic layerdeposition，ALD)形成含硅层210，例如等离子体增强原子层沉积。
在一些实施例中，氧化物220可以具有均匀的宽度，使得氧化物220的侧壁垂直于含硅层210的顶表面。在一些其他实施例中，氧化物220的宽度可以沿着垂直于含硅层210的顶表面的方向变化。换而言之，在氧化物220的侧壁和含硅层210的顶表面之间可以存在小于或大于90度的角度。例如，如图2A中所示，氧化物220的截面图示出一个梯形形状，其中氧化物220的底表面的宽度大于氧化物220的顶表面的宽度。在一些实施例中，氧化物220可以包括适合的介电质材料。例如，氧化物220可以包括氧化硅或掺杂碳的氧化硅。在一些其他实施例中，氧化物220可以包括具有介电常数小于3.9的介电质材料。
参考图2B，形成底层230在氧化物220和含硅层210上。底层230覆盖氧化物220和含硅层210，使得底层230在后续图案化工艺中可以做为光阻或遮罩。因此，底层230也可以称为第二光阻层(相对于后续在图2C中形成的第一光阻层250)。在一些实施例中，底层230可以包括可图案化的含碳材料，例如有机聚合物。例如，底层230可以包括聚酰亚胺。值得说明的是，底层230可以包括适合的非光敏性可图案化材料。在一些实施例中，底层230可以包括不同于氧化物220的材料，使得底层230和氧化物220可以在不同的蚀刻工艺中分别进行蚀刻。例如，氧化物220可以包括氧化硅而底层230包括聚酰亚胺。在一些实施例中，可以借由化学气相沉积工艺、物理气相沉积工艺或其他适合的方法形成底层230。在一些其他实施例中，可以借由旋涂涂布形成底层230。
参考图2C，形成光阻层250在底层230上方以形成半导体堆叠20。光阻层250可以包括光敏材料，使得在半导体堆叠20的顶部上的光阻层250可以首先进行图案化。光阻层250的图案可以接着转移至下方的底层230。因此，光阻层250也可以称为第一光阻层。在一些实施例中，光阻层250可以包括不同于底层230的适合的光阻材料。例如，光阻层250可以包括环氧树脂而底层230是碳层。在一些实施例中，在形成半导体堆叠20中的光阻层250之前，可以形成底部抗反射涂层(bottom antireflective coating，BARC)240在底层230上。设置在底层230和光阻层250之间的底部抗反射涂层240可以包括针对将在步骤120执行的光刻工艺选择的有机材料。更具体而言，底部抗反射涂层240可以根据曝光光阻层250的辐射波长提供适合的抗反射性质。在一些实施例中，可以借由旋涂涂布形成底部抗反射涂层240。
如图2C中所示，半导体堆叠20中的含硅层210做为将进行图案化的目标层。然而，氧化物220沉积在部分的含硅层210上，而在后续的工艺中，图案的开口将形成在此部分的含硅层210上。若在单一步骤中移除含硅层210上的氧化物220和氧化物220上方的底层230，可以无法完全移除氧化物220。因此，氧化物220的剩余残留物可能影响含硅层210的图案，导致半导体装置的缺陷。例如，剩余的氧化物220可能阻挡蚀刻含硅层210的蚀刻剂，使得含硅层210中的开口宽度不符合预期的临界尺寸。因此，提供方法100的下述步骤以完全移除氧化物220。
在步骤120，图案化光阻层(或称为第一光阻层)以形成光阻层中的第一开口。参考图3，形成第一开口300在光阻层250中，并且暴露光阻层250下的底部抗反射涂层240。第一开口300形成在氧化物220上方，如图3中所示。更具体而言，氧化物220位于含硅层210的顶表面上的第一开口300的投影之中。在一些实施例中，可以使用微影工艺借由曝光和显影光阻层250的特定部分而图案化光阻层250。
在步骤130，图案化底层(或称为第二光阻层)以将第一开口延伸进底层。参考图4，借由蚀刻底层230将第一开口300延伸进底层230。具体而言，延伸进底层230的第一开口300暴露氧化物220的顶表面220t。换而言之，在步骤130之后，底层230中的氧化物220的顶表面220t高于第一开口300的底表面300b。在一些实施例中，在蚀刻底层230以延伸第一开口300之后，在氧化物220的顶表面220t和第一开口300的底表面300b之间的第一高度可以小于在顶表面220t和氧化物220的底表面220b之间的第二高度。例如，在顶表面220t和底表面300b之间的第一高度可以是25％至35％的在顶表面220t和底表面220b之间的第二高度。
在一些实施例中，在蚀刻底层230以延伸第一开口300之后，在底层230中的第一开口300的宽度W1可以大于氧化物220的最大宽度W2。针对在后续工艺中完全移除氧化物220，偏好选择具有宽度W1的第一开口300，其中宽度W1大于宽度W2。例如，当氧化物220具有图4中示出的梯型形状，氧化物220的底表面220b可以具有最大宽度W2。在第一开口300延伸进底层230之后，第一开口300的底表面300b的宽度W1大于氧化物220的最大宽度W2。在一些实施例中，图案化底层230可以包括借由干式蚀刻工艺蚀刻底层230。例如，当底层230包括含碳材料，可以使用例如O2的以氧气为基底的蚀刻剂蚀刻底层230。在半导体堆叠20包括光阻层250和底层230之间的底部抗反射涂层240的一些实施例中，图案化底层230以延伸第一开口300可以进一步包括同时蚀刻底部抗反射涂层240。
在步骤140，使用第一蚀刻剂蚀刻氧化物和底层以延伸第一开口。参考图5，使用第一蚀刻剂蚀刻氧化物220和底层230，使得第一开口300的底表面300b更接近于含硅层210。具体而言，在使用第一蚀刻剂的蚀刻工艺中，氧化物220的第一蚀刻速率接近于底层230的第二蚀刻速率。换而言之，氧化物220的第一蚀刻速率和底层230的第二蚀刻速率的比例约1:1。因此，在同时蚀刻氧化物220和底层230时，可以将第一开口300延伸成具有均匀的宽度。如第5A图中所示，由于氧化物220的蚀刻速率接近于底层230的蚀刻速率，在步骤140之后，氧化物220的顶表面220t可以高于第一开口300的底表面300b。在一些实施例中，氧化物220的第一蚀刻速率和底层230的第二蚀刻速率可以在140nm/min和150nm/min之间。在一些实施例中，步骤140中的干式蚀刻工艺的第一蚀刻剂可以包括适合的气体成分，使得第一蚀刻剂对氧化物220相对于底层230具有低蚀刻选择性。例如，第一蚀刻剂可以包括含氟气体和含氧气体的混合物，例如CHF3和O2的混合物。
在步骤150，使用第二蚀刻剂蚀刻氧化物和含硅层以形成第二开口。参考图6，使用第二蚀刻剂蚀刻氧化物220和含硅层210直到移除氧化物220，其中第二蚀刻剂不同于第一蚀刻剂。因此，第二开口350形成在第一开口300下方，其中第二开口350包括底层230中的第一部分和含硅层210中的第二部分。具体而言，在使用第二蚀刻剂的蚀刻工艺中，氧化物220的第三蚀刻速率高于含硅层210的第四蚀刻速率。因此，可以完全移除氧化物220，而同时避免含硅层210的过蚀刻。
在一些实施例中，氧化物220的第三蚀刻速率和含硅层210的第四蚀刻速率的比例可以在2.5:1和3.5:1之间。例如，氧化物220的第三蚀刻速率和含硅层210的第四蚀刻速率的比例可以约2.5:1、2.8:1、3:1、3.2:1或3.5:1。在一些实施例中，氧化物220的第三蚀刻速率可以在120nm/min和130nm/min之间。在一些实施例中，含硅层210的第四蚀刻速率可以在40nm/min和45nm/min之间。在一些实施例中，步骤150中的干式蚀刻工艺的第二蚀刻剂可以包括适合的气体成分，使得第二蚀刻剂对氧化物220相对于含硅层210具有高蚀刻选择性。例如，第二蚀刻剂可以包括含氟气体的混合物，例如CHF3和CH2F2的混合物。在一些实施例中，使用第二蚀刻剂蚀刻氧化物220和含硅层210可以进一步包括蚀刻邻近于氧化物220的部分的底层230。例如，当氧化物220具有图5中示出的梯形形状时，第二蚀刻剂也可以蚀刻邻近于氧化物220的部分的底层230，以形成第二开口350的侧壁垂直于界面215，其中界面215在底层230和含硅层210之间。
在步骤150的移除氧化物220和蚀刻含硅层210之后，半导体堆叠20的结构图案化成如图6中所示。在一些实施例中，含硅层210中的第二开口350的宽度可以接近于氧化物220的最大宽度。参考图4和图6，完全移除氧化物220以形成第二开口350。因此，第二开口350的底表面350b的宽度W4可以相同于氧化物220的底表面220b的宽度W2。在一些实施例中，底层230中的第一开口300的宽度可以大于底层230或含硅层210中的第二开口350的宽度。例如，由于图4中示出的第一开口300的宽度W1大于氧化物220的宽度W2，第一开口300的底表面300b的宽度W3可以大于含硅层210中的第二开口350的底表面350b的宽度W4。在一些实施例中，使用第二蚀刻剂的蚀刻工艺可以对氧化物220相对于含硅层210具有高蚀刻选择性。因此，底层230中的第二开口350的第一部分的深度可以大于含硅层210中的第二开口350的第二部分的深度。在一些实施例中，使用第二蚀刻剂的蚀刻工艺可以对氧化物220相对于底层230具有高蚀刻选择性。因此，第一开口300的底表面300b可以高于在底层230和含硅层210之间的界面215。
根据本公开的一些其他实施例，方法100可以选择性包括步骤160。在步骤160，将第二开口延伸穿过含硅层。图7A至图7B是半导体装置在制造方法100的中间阶段的截面图。参考图7A，第二开口350延伸穿过含硅层210，使得基板200暴露在外。因此，将半导体堆叠20分离成可以制造半导体装置的不同组件的两部分。在一些实施例中，在步骤160中延伸第二开口350时，可以移除光阻层250和底部抗反射涂层240。在一些实施例中，在将第二开口350延伸穿过含硅层210之后，可以使用适合的材料填充第二开口350，以形成在含硅层210的两部分之间的元件。例如，延伸穿过含硅层210的第二开口350可以使用绝缘材料填充，使得绝缘体400形成在含硅层210的两部分之间，如图7B中所示。在一些其他实施例中，延伸穿过含硅层210的第二开口350可以使用导电材料填充，以形成导电特征。在一些实施例中，在填充第二开口350之前，可以移除底层230。
本公开揭露的制造半导体装置的方法提供两步骤蚀刻工艺，以图案化半导体结构中的目标层。首先使用第一蚀刻剂蚀刻目标层上的氧化物，其中氧化物的蚀刻速率接近于氧化物上的底层的蚀刻速率。接着，使用第二蚀刻剂蚀刻氧化物，其中氧化物的蚀刻速率高于氧化物下的含硅层(做为目标层)的蚀刻速率。通过两步骤蚀刻工艺，在图案化含硅层之前可以完全移除含硅层上的氧化物，从而形成底层之中具有预期宽度的开口。因此，使用底层图案化的含硅层可以符合为了半导体装置设计的临界尺寸。
尽管前面参考特定的一些实施例以概述本公开，其他实施例也是可行的。因此，本领域技术人员应该理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构的基础，以实现相同的目的和/或实现与本文介绍的实施例相同的优点。本领域技术人员还应该理解，这样的等同构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下，可以进行各种改变、替换和变更。
【符号说明】
20:半导体堆叠
100:方法
110,120,130,140,150,160:步骤
200:基板
210:含硅层
215:界面
220:氧化物
220b:底表面
220t:顶表面
230:底层
240:底部抗反射涂层
250:光阻层
300:第一开口
300b:底表面
350:第二开口
350b:底表面
400:绝缘体
W1,W2,W3,W4:宽度。

Claims (20)

1.一种制造半导体装置的方法，其特征在于，包括：
形成半导体堆叠，该半导体堆叠包括:
含硅层；
氧化物，沉积在部分的该含硅层上；
底层，覆盖该氧化物和该含硅层；以及
光阻层，在该底层上方；
图案化该光阻层，以形成第一开口在该光阻层中；
蚀刻该底层，以将该第一开口延伸进该底层，其中该第一开口暴露该氧化物的顶表面；
使用第一蚀刻剂蚀刻该氧化物和该底层，其中该氧化物的第一蚀刻速率和该底层的第二蚀刻速率的比例约1:1；以及
使用不同于该第一蚀刻剂的第二蚀刻剂蚀刻该氧化物和该含硅层，以形成该第一开口下方的第二开口，其中该氧化物的第三蚀刻速率高于该含硅层的第四蚀刻速率。
2.根据权利要求1所述的方法，其特征在于，该氧化物的该第三蚀刻速率和该含硅层的该第四蚀刻速率的比例约3:1。
3.根据权利要求1所述的方法，其特征在于，在蚀刻该底层以延伸该第一开口之后，该底层中的该第一开口的宽度大于该氧化物的最大宽度。
4.根据权利要求1所述的方法，其特征在于，在蚀刻该氧化物和该含硅层之后，该底层中的该第一开口的宽度大于该底层中的该第二开口的宽度。
5.根据权利要求1所述的方法，其特征在于，在蚀刻该底层以延伸该第一开口之后，在该氧化物的该顶表面和该第一开口的底表面之间的第一高度是25％至35％的在该顶表面和该氧化物的底表面之间的第二高度。
6.根据权利要求1所述的方法，其特征在于，该第一蚀刻剂包括CHF3和O2的混合物。
7.根据权利要求1所述的方法，其特征在于，该第二蚀刻剂包括CHF3和CH2F2的混合物。
8.根据权利要求1所述的方法，其特征在于，该半导体堆叠进一步包括底部抗反射涂层设置在该底层和该光阻层之间，以及蚀刻该底层以延伸该第一开口进一步包括蚀刻该底部抗反射涂层。
9.根据权利要求1所述的方法，其特征在于，进一步包括：
将该第二开口延伸穿过该含硅层，以将该半导体装置分离成两部分。
10.根据权利要求1所述的方法，其特征在于，进一步包括：
将该第二开口延伸穿过该含硅层；以及
使用绝缘材料填充该第二开口以形成绝缘体。
11.一种图案化半导体结构的方法，其特征在于，包括：
图案化第一光阻层，以形成该第一光阻层中的第一开口；
图案化该第一光阻层下的第二光阻层，以将该第一开口延伸进该第二光阻层，其中该第二光阻层中的氧化物的顶表面高于该第一开口的底表面；
使用第一蚀刻剂蚀刻该氧化物和该第二光阻层，其中该氧化物的第一蚀刻速率接近于该第二光阻层的第二蚀刻速率；以及
使用第二蚀刻剂蚀刻该氧化物和该氧化物下的含硅层，以形成该第一开口下方的第二开口，其中该氧化物的第三蚀刻速率高于该含硅层的第四蚀刻速率。
12.根据权利要求11所述的方法，其特征在于，在图案化该第二光阻层之后，该第一开口的该底表面的宽度大于该氧化物的最大宽度。
13.根据权利要求11所述的方法，其特征在于，在蚀刻该氧化物和该含硅层之后，该第一开口的该底表面的宽度大于该含硅层中的该第二开口的宽度。
14.根据权利要求11所述的方法，其特征在于，在蚀刻该氧化物和该含硅层之后，该含硅层中的该第二开口的宽度接近于该氧化物的最大宽度。
15.根据权利要求11所述的方法，其特征在于，在蚀刻该氧化物和该含硅层之后，该第一开口的该底表面高于在该第二光阻层和该含硅层之间的界面。
16.根据权利要求11所述的方法，其特征在于，在蚀刻该氧化物和该含硅层之后，该第二光阻层中的该第二开口的第一部分的深度大于该含硅层中的该第二开口的第二部分的深度。
17.根据权利要求11所述的方法，其特征在于，蚀刻该氧化物和该含硅层进一步包括蚀刻邻近于该氧化物的部分的该第二光阻层，以形成该第二开口的侧壁垂直于在该第二光阻层和该含硅层之间的界面。
18.根据权利要求11所述的方法，其特征在于，该氧化物的该第三蚀刻速率和该含硅层的该第四蚀刻速率的比例在2.5:1和3.5:1之间。
19.根据权利要求11所述的方法，其特征在于，图案化该第二光阻层包括使用以氧气为基底的蚀刻剂蚀刻该第二光阻层。
20.根据权利要求11所述的方法，其特征在于，该第一蚀刻剂包括含氟气体和含氧气体，以及该第二蚀刻剂包括该含氟气体。
CN202111267926.3A 2021-09-08 2021-10-29 制造半导体装置和图案化半导体结构的方法 Pending CN115775728A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/447,070 US20230077092A1 (en) 2021-09-08 2021-09-08 Method of fabricating semiconductor device and patterning semiconductor structure
US17/447,070 2021-09-08

Publications (1)

Publication Number Publication Date
CN115775728A true CN115775728A (zh) 2023-03-10

Family

ID=85385250

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111267926.3A Pending CN115775728A (zh) 2021-09-08 2021-10-29 制造半导体装置和图案化半导体结构的方法

Country Status (2)

Country Link
US (1) US20230077092A1 (zh)
CN (1) CN115775728A (zh)

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09129732A (ja) * 1995-10-31 1997-05-16 Nec Corp 半導体装置の製造方法
KR0179292B1 (ko) * 1996-04-12 1999-04-15 문정환 반도체소자의 다층배선 형성방법
TW377502B (en) * 1998-05-26 1999-12-21 United Microelectronics Corp Method of dual damascene
DE102004029519A1 (de) * 2004-06-18 2006-01-12 Infineon Technologies Ag Verfahren zum Herstellen einer Schicht-Anordnung
US7709396B2 (en) * 2008-09-19 2010-05-04 Applied Materials, Inc. Integral patterning of large features along with array using spacer mask patterning process flow
EP2563383B1 (en) * 2010-04-29 2017-03-01 Atyr Pharma, Inc. Innovative discovery of therapeutic, diagnostic, and antibody compositions related to protein fragments of valyl trna synthetases

Also Published As

Publication number Publication date
TW202312275A (zh) 2023-03-16
US20230077092A1 (en) 2023-03-09

Similar Documents

Publication Publication Date Title
US10049919B2 (en) Semiconductor device including a target integrated circuit pattern
JP6919131B2 (ja) リソ・フリーズ・リソ・エッチプロセスを用いる伸長コンタクト
US9502261B2 (en) Spacer etching process for integrated circuit design
US9123656B1 (en) Organosilicate polymer mandrel for self-aligned double patterning process
EP2095402B1 (en) Methods to reduce the critical dimension of semiconductor devices and partially fabricated semiconductor devices having reduced critical dimensions
US11145519B2 (en) Mechanisms for forming patterns using multiple lithography processes
US9875906B2 (en) Mechanisms for forming patterns using multiple lithography processes
US9589800B2 (en) Method for integrated circuit patterning
US7759239B1 (en) Method of reducing a critical dimension of a semiconductor device
US8404581B2 (en) Method of forming an interconnect of a semiconductor device
US9349595B2 (en) Methods of manufacturing semiconductor devices
CN110416067B (zh) 半导体装置的制造方法
US20150147887A1 (en) Mechanisms for forming patterns
US11018052B2 (en) Interconnect structure and method of forming the same
US20240112905A1 (en) Semiconductor Device and Method
CN114446769A (zh) 半导体器件的制备方法
KR102628731B1 (ko) 실리콘-함유 층을 포함한 재료 패터닝 및 반도체 디바이스 제조 방법
TWI840706B (zh) 製造半導體裝置和圖案化半導體結構的方法
CN115775728A (zh) 制造半导体装置和图案化半导体结构的方法
US20230062305A1 (en) Mandrel Structures and Methods of Fabricating the Same in Semiconductor Devices
US20230154753A1 (en) Patterned Semiconductor Device and Method
KR20070000719A (ko) 반도체 소자의 비트라인콘택 형성방법
CN113948448A (zh) 包括含碳层的图案化材料和用于半导体器件制造的方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination