KR970008574A - 반도체 소자의 트윈 웰 형성방법 - Google Patents

반도체 소자의 트윈 웰 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 트윈 웰 형성방법에 관한 것으로, 제1영역과 제2영역을 가지는 반도체 기판 상에 절연막을 형성하는 공정과; 상기 제1영역의 절연막 상에 제1 임의막을 형성하는 공정과; 상기 제1임의막 측벽에 제1측벽 스페이서를 형성하는 공정과; 제2 영역의 기판에 제1도전형 이온을 주입하는 공정과; 제2 영역의 기판상에 제2 임의막을 형성하는 공정과; 상기 제1 임의막을 제거하는 공정과; 제1 영역의 기판에 제2 도전형 이온을 주입하는 공정과; 제2 임의막 및제1 절연막 스페이서를 제거하고 열처리하는 공정을 구비하여 소자 제조를 완료하므로써, 1) 제1 및 제2 측벽 스페이서를조절하는 자기정렬 방식으로 트윈 웰을 제조하므로써, 종래 트윈 웰 제조에서 문제시되던 n웰과 p웰 경계에서의 농도 제어가 어려운 넓은 경계 영역을 줄일 수 있게 되어 래치-업 특성을 향상시킬 수 있을 뿐 아니라 상기 경계영역에서의 래치-업 관련 회로 구성의 어려움을 극복할 수 있게 되며, 2) n웰 및 p웰간의 단차로 인한 패턴 형성시의 CD 변화에 따른 고집적회로의 어려움을 개선할 수 있고, 3) 고집적 DRAM 소자의 배선 신뢰성을 향상시킬 수 있는 고신뢰성의 반도체 소자를구현할 수 있게 된다.

Description

반도체 소자의 트윈 웰 형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3(가)도 내지 제3(사)도는 본 발명의 제1실시예에 따른 CMOS 트윈 웰 형성방법을 도시한 공정수순도, 제4(가)도 내지 제4(사)도는 본 발명의 제2실시예에 따른 CMOS 트윈 웰 형성방법을 도시한 공정수순도.

Claims (15)

  1. 제1 영역과 제2 영역을 가지는 반도체 기판 상에 절연막을 형성하는 공정과; 상기 제1 영역의 절연막 상에제1 임의막을 형성하는 공정과; 상기 제1 임의막 측벽에 제1 측벽 스페이서를 형성하는 공정과; 제2 영역의 기판에 제1도전형 이온을 주입하는 공정과; 제2 영역의 기판상에 제2 임의막을 형성하는 공정과; 상기 제1 임의막을 제거하는 공정과; 제1 영역의 기판에 제2 도전형 이온을 주입하는 공정과; 제2 임의막 및 제1 절연막 스페이서를 제거하고 열처리하는공정을 구비하여 형성되는 것을 특징으로 하는 반도체 소자의 트윈 웰 형성방법.
  2. 제1항에 있어서, 상기 제1 임의막은 실리콘 질화막이나 감광막 또는 CVD 절연막 중 선택된 어느 하나로 형성되는 것을 특징으로 하는 반도체 소자의 트윈 웰 형성방법.
  3. 제1항에 있어서, 상기 제1 임의막은 상기 절연막 상에 제1 임의막을 증착하는 공정과; 상기 제1 영역의 절연막 상에 감광막 패턴을 형성한후, 이를 마스크로 제1 임의막을 식각하는 공정 및; 상기 감광막 패턴을 제거하는 공정을더 포함하여 형성되는 것을 특징으로 하는 반도체 소자의 트윈 웰 형성방법.
  4. 제3항에 있어서, 상기 제2 영역의 절연막은 감광막 패턴을 마스크로 한 제1 임의막 식각공정시 소정 두께식각되는 것을 특징으로 하는 반도체 소자의 트윈 웰 제조방법.
  5. 제1항에 있어서, 상기 제1 측벽 스페이서는 CVD 절연막으로 형성되는 것을 특징으로 하는 반도체 소자의트윈 웰 형성방법.
  6. 제1항 또는 제5항에 있어서, 상기 제1 측벽 스페이서는 제1 임의막을 포함한 노출된 제2 영역의 절연막 상에 CVD 절연막을 증착는 공정 및; 상기 CVD 절연막을 반응성이온식각 방식으로 증착 두께로 에치-백하는 공정을 더 포함하여 형성되는 것을 특징으로 하는 반도체 소자의 트윈 웰 형성방법.
  7. 제1항에 있어서, 상기 제2 임의막은 감광막이나 SOG막 중 선택된 어느 하나로 형성되는 것을 특징으로 하는 반도체 소자의 트윈 웰 형성방법.
  8. 제1항에 있어서, 상기 제2 임의막은 스핀코팅되는 것을 특징으로 하는 반도체 소자의 트윈 웰 형성방법.
  9. 제1항에 있어서, 상기 제2 임의막은 상기 제1 측벽 스페어서 및 제1 임의막을 포함한 절연막 상에 제2 임의막을 증착하는 공정 및; 상기 제1 임의막 표면이 노출되도록 상기 제2 임의막을 식각하는 공정을 더 포함하여 형성되는것을 특징으로 하는 반도체 소자의 트윈 웰 형성방법.
  10. 제9항에 있어서, 상기 제2 임의막은 화학적물리적연마 또는 이방성이온식각 방법으로 식각되는 것을 특징으로 하는 반도체 소자의 트윈 웰 형성방법.
  11. 제1항에 있어서, 상기 반도체 소자의 트윈 웰 형성방법은 제2 도전형 이온을 주입한 후, 건식식각 방식으로 상기 제2 임의막 표면을 제거하는 공정을 더 포함하는 것을 특징으로 하는 반도체 소자의 트윈 웰 형성방법.
  12. 제1항에 있어서, 상기 반도체 소자의 트윈 웰 형성방법은 제1 임의막 제거 후, 제2 측벽 스페이서를 형성하는 공정을 더 포함하여 형성되는 것을 특징으로 하는 반도체 소자의 트윈 웰 형성방법.
  13. 제12항에 있어서, 상기 제2 측벽 스페이서는 CVD 절연막으로 형성되는 것을 특징으로 하는 반도체 소자의트윈 웰 형성방법.
  14. 제12항에 있어서, 상기 제2 측벽 스페이서는 제2 임의막 및 제1 측벽 스페이서를 포함한 제1 영역의 절연막 상에 CVD 산화막을 증착하는 공정 및; 상기 CVD 절연막을 반응성이온식각 방식으로 증착 두께로 에치-백하는 공정을더 포함하여 형성되는 것을 특징으로 하는 반도체 소자의 트윈 웰 형성방법.
  15. 제1항 또는 제12항에 있어서, 상기 반도체 소자의 트윈 웰 형성방법은 상기 제2 임의막 및 제1 절연막 스페어서 제거시, 제2 측벽 스페이서를 제거하는 공정을 더 포함하여 형성되는 것을 특징으로 하는 반도체 소자의 트윈 웰형성방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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