KR950005471B1 - 반도체 장치의 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1도 (a) 내지 제1도(c)는 종래 기술에 따른 반도체 장치의 제조공정도.
제1도 (a) 내지 제2도(e)는 이 발명의 일실시예를 나타내는 반도체 장치의 제조공정도.
제3도는 전류 증폭율을 나타내는 그래프.
제4도는 포화전압을 나타내는 그래프이다.
이 발명은 스위칭 속도를 제어하는 반도체 장치의 제조방법에 관한 것으로, 더욱 상세하게는 라이프 타임 킬러(Life time killer)를 확산시켜 스위칭 속도를 향상시킴에 있어서 필연적으로 발생하는 전기적 특성의 열화를 최소화시키기 위한 반도체 장치의 제조방법에 관한 것이다.
일반적으로 스위칭 소자로 사용되는 스위칭 트랜지스터에 있어서 빠른 스위칭 속도는 필수적으로 요구된다.
특히, 최근에는 빠른 스위칭 속도를 가지면서 고내압, 고전류 및 저포화전압 특성을 갖는 고출력(high power) 제품들을 필요로 하게 되는데, 이때 스위칭 속도와 고내압, 고전류 및 저포화전압 특성과는 서로 상반되는 특성으로서 상기 두가지 특성을 동시에 만족시키는 반도체 제조 기술에 있어서 어려움이 따르게 된다.
또한, 트랜지스터를 스위칭 용도로 사용될 때는 컨덕션(conduction)손실을 줄이기 위해 저포화 전압 영역에서 동작시킨다. 이때 트랜지스터가 동작되면서 베이스 영역내에는 광잉 소수 캐리어가 발생되어 축적되게 되며, 이때 발생되어 축적된 과잉 소수 캐리어는 오프(off)시에 베이스 영역을 통해 방출되게 되는데, 축척된 과잉 소수 캐리어의 라이프 타임(life time)이 길 경우 턴-오프(turn-off) 타임이 증가하여 스위칭 시간이 길어지게 된다.
이때 스위칭 타임을 향상시키는 방법으로는 생성된 소수 캐리어를 신속히 재결합시켜 라이프 타임을 줄여서 스위칭 시간을 향상시키는 라이프 타임 킬러를 확산하는 이론이 B. JAYANT BALIGA, "Modern Power Devices", p52∼55에 개재되어 있다.
제1도(a)내지 제1도(c)는 종래기술에 다른 반도체 장치의 제조방법을 나타낸 것이다.
제1도(a)에 도시한 바와같이, 저저항층(10a)과 고저항층(10b)으로 형성된 반도체 기판(10)에 통상의 방법으로 고저항층(10b)의 표면으로부터 베이스 영역(12)을 형성한 후, 그 베이스 영역(12) 내부에 에미터 영역(14)을 순차적으로 형성한다. 그 다음 상기 베이스 영역(12)과 에미터 영역(14)이 형성된 고저항층(10b)의 전표면에 제1절연층(16)과 제2절연층(18)을 순차적으로 형성한 후 통상의 포토리소그래피 (photolithograpy)을 실시하여 제1절연층(16)과 제2절연층(18)의 일부를 제거하여 오픈(open)시킨다. 여기서 상기 제1절연층(16)은 실리콘 산화막(SiO2)으로 되고, 제2절연층(18)은 통상적으로 포토레지스트(photoresister)로 이루어졌다. 그리고, 상기 제2절연층(18)은 제1도의 (b)에 도시한 바와같이 라이프 타임 킬러(20)의 마스크층으로 사용하기 위한 것이다.
제1도(b)에 도시한 바와같이, 상기한 공정의 결과적인 구조의 전표면에 라이프 타임 킬러(20)를 증착한다. 그리고, 상기 라이프 타임 킬러(20)는 소수캐리어의 라이프 타임을 짧게 하는 재결합 물질로서 백금, 금, 동등으로 이루어졌다.
제1도(c)에 도시한 바와같이, 상기 증착된 라이프 타임 킬러(20)를 소정의 온도의 범위에서 수분간 베이크(bake)를 실시하고, 혼합용액을 이용하여 상기 라이프 타임 킬러(20)와 마스크 물질로 사용한 패턴화된 제2절연층(18)을 제거한다. 그 다음 다시 소정의 온도에서 수분간 확산을 한 다음, 각 콘택영역과 저농도층(10a)의 하부에 각각 에미터, 베이스 및 컬렉터 전극(22),(24),(26)을 형성한다.
이와같이 라이프 타임 킬러를 이용하여 과잉 소수캐리어의 라이프 타임을 콘트롤로 하는 반도체 장치의 제조방법에 있어서, 라이프 타임 킬러를 사용하면 스위칭 속도는 향상하나, 각 접합면을 보호하며 절연층을 이루는 제1절연층을 라이프 타임 킬러로부터 보호하기가 어렵고, 확산계수가 빨라 공정제어가 어려우며, 특히 전기적 특성의 열화가 심하게 발생하는 문제점을 내포하고 있다.
또한, 이와같은 전기적 특성 중에 있어 제3도 및 제4도에 점선으로 표시되어 있는 바와 같이 특히 전류 능력(Ic) 및 포화전압[Vce(sat)]이 매우 저하되는 문제점을 내포하고 있다.
이 발명은 종래의 단점을 해결하기 위한 것으로 제2절연층과 포토레지스트층을 마스크층으로 사용하고 선택적으로 일부 영역만을 통하여 라이프 타임 킬러를 확산시킴으로써 스위칭 속도를 향상시키면서 전기적 특성의 열화를 최소로 방지할 수 있는 반도체 장치의 제조방법을 제공하는 것이다.
상기한 목적을 달성하기 위하여 발명에 따른 스위칭 트랜지스터의 스위칭 속도를 향상시키기 위하여 소수캐리어의 라이프 타임을 짧게하는 라이프 타임 킬러를 확산 제어하는 라이프 타임 콘트롤의 반도체 장치 제조방법에 있어서, 컬렉터 영역으로 사용되는 저저항층과 고저항층으로 형성된 반도체 기판과, 고저항층 내부에 반도체 기판과는 다른 타입의 불순물을 확산하여 베이스 영역을 형성하는 단계와, 베이스 영역 내부에 또 다른 타입의 불순물을 확산하여 에미터 영역을 형성하는 단계와, 반도체 기판의 주 표면부인 고저항층에 제1절연층을 형성하는 단계와, 그 상부에 제1절연층을 보호하는 제2절연층을 형성하는 단계와, 그 상부에 제2절연층을 보호하는 포토레지스트층을 형성한 후 일부 영역을 선택적으로 에칭하여 패턴을 형성하는 단계와, 패턴화된 제2절연층과 포토레지스트층을 이용하여 일부 영역을 통해서만 접합 내부에 라이프 타임 킬러를 확산시키는 단계와, 각 콘택 영역을 통해 전극을 형성하는 단계로 이루어졌다.
이하, 첨부한 도면을 참고로 하여 이 발명을 상세히 설명하면 다음과 같다.
제2도(a)내지 제2도(e)는 이 발명의 일실시예인 반도체 장치의 제조방법을 나타낸 것이다.
제2도(a)에 도시한 바와같이, 저저항층(30a)과 고저항층(30b)으로 형성된 반도체 기판(30)에 통상의 방법으로 고저항층(30b)의 표면으로부터 베이스 영역(32)을 형성한 후, 그 베이스 영역(32)내부에 에미터영역(34)을 순차적으로 형성한다. 그 다음 상기 베이스 영역(32)과 에미터 영역(34)이 형성된 반도체 기판(30)의 주면인 고저항층(30b)의 전면에 제1절연층(36)을 형성한 후 통상의 포토리소그래피(photo lithograpy) 공정을 실시하여 제1절연층(36)의 일부를 제거하여 오픈(open)시킨다. 그리고, 상기 제1절연층(36)은 통상적으로 실리콘 산화막(SiO2)으로 이루어졌다.
제2도(b)에 도시한 바와 같이, 상기한 공정의 결과적인 구조의 전면을 저압화학증착법인 LPCVD(Low Pressure Chemical Vapor Deposition)법으로 1500∼2500Å 두께 정도의 실리콘 질화막인 제2절연층(38)을 형성한다. 여기서 상기 제2절연층 (38)은 제2도의 (d)에 도시한 바와같이 라이프 타임 킬러(42)의 제1마스크층으로 사용하기 위한 것이다. 또한, 상기 제2절연층(38)은 제1절연층(38)을 충분히 보호해준다.
제3도(c)에 도시한 바와같이, 상기 제2절연층(38)위에 포토레지스터 (pho toresist)(40)를 도포한 후 통상의 리소그래피 공정에 의해 제2도(a)에 도시한 바와같이 오픈한 영역내의 일부분을 선택적으로 에칭하여 패턴화한다. 이때, 에칭 마스크로 사용된 패턴화된 포토레지스터(40)를 제거하지 않고 제2도의 (d)에 도시한 바와같이 라이프 타임 킬러(42)의 제2마스크로 사용하기 위한 것이다. 또한, 상기 패턴화된 포토레지스트(40)을 제2마스크로 사용하는 것은 라이프 타밍 킬러(42)를 확산하는데 있어서 각 접합 표면을 보호하는 제1절연층(36)과 제1마스크층인 제2절연층(38)을 충분히 보호한다.
제2도(d)에 도시한 바와같이, 상기한 공정의 결과적인 구조의 전면에 라이프 타임 킬러(42)를 20∼70℃정도의 온도에서 400∼1000Å 두께 정도되게 증착한다. 그리고, 상기 라이프 타임 킬러(42)는 소수캐리어의 라이프 타임을 짧게하는 재결합 물질로서 백금, 금, 동등으로 이루어졌다.
제2도(e)에 도시한 바와같이, 상기 증착된 라이프 타임 킬러(42)를 150∼250℃ 정도의 온도의 범위에서 25∼50분간 베이크(bake)를 실시하고, 질산(HNO3), 염산(HCl), 황산(H2SO4)과 과산화수소수(H2O2)가 혼합된 혼합용액을 이용하여 상기 라이프 타임 킬러(42)와 제2마스크 물질로 사용한 패턴화된 포토레지스트(40)을 제거한다. 그 다음 다시 650∼950℃ 정도의 온도에서 라이프 타임 킬러(42)를 20∼50분간 확산공정을 실시한 다음, 각 콘택영역과 저농도층(30a)의 하부에 각각 에미터, 베이스 및 컬렉터 전극(44),(46),(48)을 형성한다.
결과적으로 반도체 기판(30)의 주면부에는 제2절연층(38)이 제1절연층(36)의 제1마스크층으로 사용되고, 제2절연층(38)을 충분히 보호해주는 포토레지스트(40)를 마스크로 사용하고, 이 포토레지스트(40)을 제2마스크층으로 사용하여 라이프 타임 킬러로부터 제1절연층(36)을 보호하며, 도시하지 않은 선택된 영역을 통하여 일정한 양을 접합 내부에 확산시킴으로써 공정제어가 용이하며, 결과적으로 전기적 특성이 제3도 및 제4도에 실선으로 표시되어 있는 바와같이 전류 능력(Ic)=2배, 포화전압[Vce (sat)]=5배 수준의 열화를 방지할 수 있다.
이와같이 이루어진 이 발명은 라이프 타임 킬러를 소수캐리어의 재결합 물질로 사용하는데 있어서, 라이프 타임 킬러의 공정제어가 어렵고, 전기적 특성의 열화가 심하게 발생하는바, 이를 선택된 영역만을 통하여 선택적으로 확산시키고 기타 부분의 대부분을 제어함으로써 전기적 특성의 열화를 극소로 개선할 수 있다. 특히, 이 발명은 라이프 타임 킬러를 주입하고자 하는 선택된 영역만을 통해 주입할 수 있으므로 칩의 극히 제한된 부분만을 선택 확산시킬 수 있는 이점이 있다. 또한, 컬렉터 영역인 저저항층의 선택적인 일부영역을 통해 라이프 타임 킬러를 확산시킬 수 있다.
Claims (12)
- 스위칭 트랜지스터의 스위칭 속도를 향상시키기 위하여 소수캐리어의 라이프 타임 킬러를 짧게 하는 라이프 타임 킬러를 확산 제어하는 라이프 타임 콘트롤의 반도체 장치의 제조방법에 있어서, 컬렉터 영역으로 사용되는 저저항층과 고저항층으로 형성된 반도체 기판과, 고저항층 내부에 반도체 기판과는 다른 타입의 불순물을 확산하여 베이스 영역을 형성하는 단계와, 베이스 영역 내부에 또 다른 타입의 불순물을 확산하여 에미터 영역을 형성하는 단계와, 반도체 기판의 주 표면부인 고저항층에 제1절연층을 형성하는 단계와, 그 상부에 제1절연층을 보호하는 제2절연층을 형성하는 단계와, 그 상부에 제2절연층을 보호하는 포토레지스트층을 형성한 후 일부 영역을 선택적으로 에칭하여 패턴을 형성하는 단계와, 패턴화된 제2절연층과 포토레지스트층을 이용하여 일부 영역을 통해서만 접합 내부에 라이프 타임 킬러를 확산시키는 단계와, 각 콘택 영역을 통해 전극을 형성하는 단계로 된 반도체 장치의 제조방법.
- 제1항에 있어서, 제1절연층은 실리콘 산화막(SiO2), 제2절연층은 실리콘 질화막(Si3N4)으로 형성하도록 된 반도체 장치의 제조방법.
- 제1항에 있어서, 제2절연층은 저압화학증착법인 LPCVD(Low Pressure Chemical Vapor Deposition)법으로 1500∼2500Å 두께가 되게 형성하도록 된 반도체 장치의 제조방법.
- 제1항에 있어서, 제2절연층은 제1마스크층으로서 제1절연층을 보호하게 형성하도록 된 반도체 장치의 제조방법.
- 제1항에 있어서, 포토레지스트층은 제2마스크층으로서 라이프 타임 킬러를 확산하는데 있어서 각 접합 표면을 보호하는 제1절연층과 제2절연층을 충분히 보호하기 위해 형성하도록 된 반도체 장치의 제조방법.
- 제5항에 있어서, 제2마스크층인 포토레지스트층을 제거하지 않은 상태에서 그 상부에 라이프 타임 킬러를 증착하도록 된 반도체 장치의 제조방법.
- 제1항에 있어서, 라이프 타임 킬러는 20∼70℃ 정도의 온도에서 400∼1000Å 두께가 되게 형성하도록 된 반도체 장치의 제조방법.
- 제1항에 있어서, 라이프 타임 킬러는 소수캐리어의 라이프 타임을 짧게 하는 재결합 물질로서 백금, 금, 동등으로 이루어진 반도체 장치의 제조방법.
- 제1항에 있어서, 라이프 타임 킬러는 150∼250℃ 정도의 온도의 범위에서 25∼50분간 베이크(bake)공정을 실시하도록 된 반도체 장치의 제조방법.
- 제1항에 있어서, 라이프 타임 킬러와 제2마스크 물질로 사용한 패턴화된 포토레지스트는 질산(HNO3), 염산(HCl), 황산(H2SO4)과 과산화수소수(H2O2)가 혼합된 혼합용액을 이용하여 제거하도록 된 반도체 장치의 제조방법.
- 제1항에 있어서, 라이프 타임 킬러는 650∼950℃ 정도의 온도에서 20∼50분간 확산공정을 실시하도록 된 반도체 장치의 제조방법.
- 제11항에 있어서, 확산공정은 라이프 타임 킬러를 반도체 주면부인 고저항층으로부터 선택 에칭된 일부 영역만을 통하여 접합내부에 확산시키도록 된 반도체 장치의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920017001A KR950005471B1 (ko) | 1992-09-18 | 1992-09-18 | 반도체 장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920017001A KR950005471B1 (ko) | 1992-09-18 | 1992-09-18 | 반도체 장치의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR940008113A KR940008113A (ko) | 1994-04-28 |
| KR950005471B1 true KR950005471B1 (ko) | 1995-05-24 |
Family
ID=19339736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920017001A KR950005471B1 (ko) | 1992-09-18 | 1992-09-18 | 반도체 장치의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR950005471B1 (ko) |
-
1992
- 1992-09-18 KR KR1019920017001A patent/KR950005471B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR940008113A (ko) | 1994-04-28 |
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