KR20040030942A - 바이폴라 트랜지스터 및 바이폴라 트랜지스터 제조 방법 - Google Patents
바이폴라 트랜지스터 및 바이폴라 트랜지스터 제조 방법 Download PDFInfo
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 239000004065 semiconductor Substances 0.000 claims abstract description 166
- 239000000463 material Substances 0.000 claims abstract description 56
- 230000005684 electric field Effects 0.000 claims abstract description 43
- 230000015556 catabolic process Effects 0.000 claims abstract description 33
- 238000011065 in-situ storage Methods 0.000 claims abstract description 14
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 26
- 238000000034 method Methods 0.000 claims description 26
- 229910008310 Si—Ge Inorganic materials 0.000 claims description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 4
- 229920005591 polysilicon Polymers 0.000 claims description 4
- 238000012886 linear function Methods 0.000 claims 1
- 125000004429 atom Chemical group 0.000 description 16
- 230000000694 effects Effects 0.000 description 16
- 239000002800 charge carrier Substances 0.000 description 15
- 230000002829 reductive effect Effects 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 230000006870 function Effects 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 238000009792 diffusion process Methods 0.000 description 6
- 230000008569 process Effects 0.000 description 6
- 230000002441 reversible effect Effects 0.000 description 6
- 230000007423 decrease Effects 0.000 description 5
- 229910010271 silicon carbide Inorganic materials 0.000 description 5
- 238000003860 storage Methods 0.000 description 5
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 4
- 230000009286 beneficial effect Effects 0.000 description 4
- 230000008901 benefit Effects 0.000 description 4
- 208000037998 chronic venous disease Diseases 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- 229910052732 germanium Inorganic materials 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- 238000004364 calculation method Methods 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 230000003071 parasitic effect Effects 0.000 description 3
- 229910018540 Si C Inorganic materials 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229920006395 saturated elastomer Polymers 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000003321 amplification Effects 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000779 depleting effect Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000005672 electromagnetic field Effects 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 125000004437 phosphorous atom Chemical group 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
- H01L29/7378—Vertical transistors comprising lattice mismatched active layers, e.g. SiGe strained layer transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0821—Collector regions of bipolar transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/737—Hetero-junction transistors
- H01L29/7371—Vertical transistors
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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Abstract
바이폴라 트랜지스터는 제 1 도핑형인 반도체 재료의 컬렉터 영역(1)과, 제 1 도핑형인 반도체 재료의 에미터 영역(2)과, 제 1 도핑형과는 반대인 제 2 도핑형인 반도체 재료의 베이스 영역(3)을 포함하되, 베이스 영역(3)은 에미터 영역(2)과 컬렉터 영역(1) 사이에 위치되고, 반도체 영역(4)이 컬렉터 영역(1)과 베이스 영역(3) 사이에 연장되고 있다. 반도체 영역(4)이 완전히 공핍되고, 반도체 영역(4)의 진성 전기장의 크기가 적어도 실질적으로는 반도체 영역(4)에 적용되는 도핑형 및 도핑 농도와 무관하도록 컬렉터 영역(1)이 도핑된다. 바이폴라 트랜지스터 제조 방법은 반도체 층(6)을 에피텍셜 방식으로 컬렉터 영역(1) 상에 성장시키고 에피텍셜 층(6)을 인 시츄 도핑하고, 후속해서 상기 베이스 영역(3)을 에피텍셜 방식으로 증착하는 단계를 포함한다. 이 바이폴라 트랜지스터의 컷오프 주파수와 컬렉터 에미터 항복 전압의 곱은 존슨 리미트를 초과한다.
Description
JP-A 5-74800에는 베이스 영역의 반도체 재료로서 SiGe를 포함하는 바이폴라 트랜지스터가 개시된다.
바이폴라 트랜지스터는 많은 수의 애플리케이션, 그 중에서도 저잡음 증폭기, 멀티플렉서 및 디멀티플렉서와 같은 고주파 RF 애플리케이션에 사용된다. 전형적으로 100GHz의 컷오프 주파수를 가진 바이폴라 트랜지스터가 전형적으로 40Gb/s를 전송하는 광 통신 네트워크의 소자로 사용되기에 적합하다.
이러한 바이폴라 트랜지스터의 설계는 많은 수의 파라미터 사이의 조정(a trade-off)이다. 중요한 파라미터는 컬렉터와 베이스 또는 에미터 사이의 항복 전압이다. 일반적으로, 항복 전압이 증가함에 따라 트랜지스터의 속도는 감소된다. 트랜지스터의 속도는 다른 중요한 파라미터, 즉 컷오프 주파수로 표현된다. 컷오프 주파수는 트랜지스터가 전류 증폭을 중지해서, 전류 이득이 1이 되는 주파수로 정의된다.
알려진 헤테로접합 바이폴라 트랜지스터는 베이스 영역에서 SiGe를 포함한다. 초박형 SiGe 베이스 영역은 컬렉터 측에서 반도체 재료의 영역으로 둘러싸인다. 상기 반도체 재료의 영역은 진성 또는 최대 5×1016cm-3의 도핑 레벨의 저농도 도핑된 재료이다. 반도체 영역 및 컬렉터 영역이 모두 n형 도핑되기 때문에 이 영역은 컬렉터 영역이 확장되는 것같은 형태를 취한다. 이 영역에 인접해서, 컬렉터 영역은 전형적으로 1×1017cm-3의 비교적 저농도로 n형 도핑된 부분 및 1×1020cm-3의 비교적 고농도로 n형 도핑된 부분을 포함한다.
컬렉터 영역에서의 도핑을 단계적으로 행해감으로써, 컬렉터의 전기장이 단계적으로 증가된다. 전기장의 이러한 점진적인 변화로 인해서 항복 전압이 비교적높아진다.
컬렉터 측 영역의 반도체 재료는 SiGe 또는 Si이다. 위의 반도체 재료가 SiGe라면, 컷오프 주파수는 다량 주입에 의해 높은 전류 밀도로 감소된다(키르크 효과(Kirk effect)). 위의 반도체 재료가 Si라면, 영역의 도핑 레벨이 최대 5×1016cm-3의 농도까지 증가되는 경우, 컬렉터의 도핑이 Kirk 효과가 더 이상 발생하지 않는다는 것을 보장할 만큼 충분히 높기 때문에, 컷오프 주파수는 높은 전류 밀도로 증가하지 않는다. 에미터 컬렉터 항복 전압은 이 영역에서의 도핑의 증가에 의해 좋지 않은 영향을 받는다.
그러나, 일반적으로 컷오프 주파수와 컬렉터와 에미터 사이의 항복 전압의 곱은 통상적으로 존슨 리미트(Johnson limit)라는 최대값을 갖는다는 것이 당업계에 알려져 있다. 이러한 곱은 결론적으로 바이폴라 트랜지스터의 중요한 파라미터이다. 곱이 최대값을 가지면, 다른 파라미터를 감소시키지 않고 이들 파라미터 중 하나를 증가시키는 것은 일반적으로 불가능하다.
본 발명은
- 제 1 도핑형인 반도체 재료의 컬렉터 영역과,
- 제 1 도핑형인 반도체 재료의 에미터 영역과,
- 제 1 도핑형과 반대인, 제 2 도핑형인 반도체 재료의 베이스 영역
을 포함하는 바이폴라 트랜지스터에 관한 것으로, 베이스 영역은 에미터 영역과 컬렉터 영역 사이에 위치하며, 반도체 영역은 컬렉터 영역과 베이스 영역 사이에서 연장된다.
본 발명은 제 1 도핑형과는 반대인 제 2 도핑형인 반도체 재료의 베이스 영역이 그 위에 마련되는 제 1 도핑형인 반도체 재료의 컬렉터 영역을 포함하는 바이폴라 트랜지스터를 제조하는 방법에 관한 것이다.
도 1은 본 발명에 따른 바이폴라 트랜지스터를 도시한 도면,
도 2는 본 발명에 따른 바이폴라 트랜지스터의 동작을 도식적으로 도시하는 도면,
도 2a는 반도체 영역에 n형 도핑 원자 및 p형 도핑 원자를 포함하고 있는 NPN 트랜지스터의 위치의 함수로 도핑 농도를 나타내는 도면,
도 2b는 n형 또는 p형 도핑 원자로, 도핑 농도가 서로 다른 반도체 영역의 전기장을 도시하는 도면,
도 2c는 컬렉터 베이스 접합 양단이 역전압인 반도체 영역의 전체 전기장 및 다른 전류 밀도를 도시하는 도면,
도 3은 반도체 영역의 n형 도핑된 농도가 변하며, 제 1 실시예에 따라 컷오프 주파수에 관련된 데이터를 바이폴라 트랜지스터의 반도체 영역의 폭의 함수로 도시하는 도면,
도 4는 반도체 영역의 폭이 30-100nm 사이에서 10nm 씩 단위로 변하며, 제 1 실시예에 따라 컷오프 주파수에 관한 데이터를 바이폴라 트랜지스터의 다른 n형 도핑 농도에서의 컬렉터 에미터 항복 전압의 함수로 도시하는 도면,
도 5는 반도체 재료의 층이 베이스 영역과 컬렉터 영역 사이에 위치되며, 바이폴라 트랜지스터가 본 발명에 따른 방법에 의해 제조되는 바이폴라 트랜지스터의 도핑 프로파일을 도시하는 도면.
본 발명의 목적은 위에서 설명된 타입의 바이폴라 트랜지스터를 제공하는 것으로 이는 넓은 주파수 범위에서 존슨 리미티에 근접한다.
본 발명에 따른 디바이스에서, 이 목적은 반도체 영역이 완전히 공핍되고, 반도체 영역의 진성 전기장(intrinsic electric field)의 크기가 최소한 실질적으로 사용되는 도핑형 및 반도체 디바이스의 도핑 농도에 의존하도록 컬렉터 영역을 도핑함으로써 달성된다.
반도체 영역은 전형적으로 컬렉터, 베이스 또는 에미터 영역보다 낮은 도핑 농도를 가지고 있어서 이 영역의 전하 캐리어는 완전히 공핍된다. 결론적으로, 반도체 영역은 공핍 영역이다.
알려진 바이폴라 트랜지스터와는 다르게, 컬렉터 영역은 고농도 도핑된 반도체 재료의 일부만을 포함한다. 컬렉터 영역을 비교적 높은 농도로 도핑함으로써, 완전히 공핍된 반도체 영역의 진성 전기장은 전형적으로 Si에 대해 105V/cm를 넘어, 매우 높은 농도가 된다. 예컨대 GaAs, InP와 같은 다른 반도체 재료에 대해서는 거의 유사한 전기장의 값이 적용되고, 반면에 SiC 및 GaN에 대해서는 전기장의 값은 약 10배 정도 더 높다. 컬렉터 베이스에 역전압이 인가되지는 않지만, 빌트인 전압은 이러한 높은 진성 전기장을 생성하기에 충분히 높다. 반도체 영역에 원자를 도핑함으로써 발생되는 추가 전기장은 전체 전기장에 어떤 영향을 미치고, 이는 실질적으로 진성 영역과 동일하게 유지된다. 반도체 영역은 무작위 도핑 레벨을 가진 n형 및 p형이 될 수 있으며, 이 도핑 레벨은 베이스 영역 및 컬렉터 영역의 농도보다 작다.
이 영역을 완전히 공핍시킴으로써, 바이폴라 트랜지스터가 스위치 오프되어도, 이 영역의 도핑 농도는 공핍없이는 불가능했을 레벨까지 증가될 수 있다. 이는 예컨대, 높은 전류 밀도에서의 키르크 효과를 완전히 제거하는 데 매우 유익하게 사용될 수 있다.
많은 트랜지스터의 파라미터는 실질적으로, 반도체 영역의 전기장에 따라 달라진다. 전기장이 실질적으로 도핑 레벨 및 도핑형과 무관하기 때문에, 컷오프 주파수 및 항복 전압은 적어도 실질적으로 도핑 레벨 및 도핑형과 무관하다.
실질적으로 이상적인 컷오프 주파수의 동작 및 개선된 항복 전압은 존슨 리미트에 근접하게 한다.
바이폴라 트랜지스터는 수직 트랜지스터로, 즉 전하 캐리어가 에미터 영역으로부터 베이스 영역에 주입되고, 이후에 공핍된 반도체 영역을 지나서 컬렉터 영역에서 컬렉터 컨택트로 드리프트된다. 전기장 영역의 강도가 매우 크기 때문에, 반도체 영역에서의 전하 캐리어의 전송은 수직이 된다. 따라서, 베이스 영역과 컬렉터 영역 사이의 거리로 정의되는 반도체 영역의 폭을 고려하는 것은 유익하다. 트랜지스터가 스위치 오프되면, 공핍 영역에 걸리는 전기장의 정수는 빌트인 전압이다. 전기장의 값은 반도체 영역의 폭이 감소함에 따라 감소된다. 베이스 영역과 컬렉터 영역 사이의 거리가 반도체 영역의 주어진 도핑 농도 및 베이스 컬렉터 접합의 빌트인 전압의 최대 공핍이능 거리에 비해서 비교적 작다면, 반도체 영역의 전기장은 실질적으로 일정하다. 베이스 영역 및 컬렉터 영역의 도핑 농도가 반도체 영역의 도핑 농도를 초과하면, 베이스 컬렉터 접합의 공핍 영역은 대부분 반도체 영역에 위치된다. 따라서, 개략적으로, 베이스 컬렉터 접합에 인가되는 빌트인 전압은 반도체 영역의 전기장과 반도체 영역의 폭의 곱이다.
전기장의 강도는 역 베이스 컬렉터 전압을 인가함으로써 더 증가된다.
완전 공핍된 반도체 영역의 폭이 비교적 작다는 것은, 전체 영역의 매우 강하고 실질적으로 일정한 전기장으로 인해서 전하 캐리어가 포화된 드리프트 속도로 이동하기 때문에, 반도체 전하 캐리어의 존재가 최소 시간으로 제한됨으로써 컷오프 주파수가 매우 높다는 중요한 이점이 있다. 또한, 폭이 작다는 것은 비교적 작은 수의 전하 캐리어가 반도체 영역의 전기장에서 충분한 운동 에너지를 획득해서 항복을 유발하는 충격 이온화(impact ionization)를 유발하는 이점을 가지고 있다.
베이스 컬렉터 항복 전압 및 관련된 에미터 컬렉터 항복 전압이 증가될 수 있다.
이로써, 컷오프 주파수와 컬렉터 에미터 항복 전압의 곱을 이전 트랜지스터에 비해 증가시킬 수 있어서, 존슨 리미트에 근접하거나 초과할 수 있게 된다.
일반적으로, 베이스 영역의 도핑 농도는 특정 전류 설정 및 짧은 베이스 전이 시간으로 인해서 최적화된다. 컬렉터 영역에서의 도핑 농도가 도핑 원자의 용해도의 곱(the solubility product)으로 제한되기 때문에, 반도체 영역의 전하 캐리어가 공핍될 수 있는 최대 거리가 존재한다. 컬렉터 영역이 비교적 고농도로 즉, Si의 경우 5×1018cm-3이상으로 도핑됨으로써, 반도체 영역이 베이스 영역과 동일한 도핑형을 가지더라도, 베이스 컬렉터 접합의 공핍 영역은 항상 반도체 영역 내에 놓인다.
반도체 영역이 비교적 높은 도핑 농도, 예컨대 Si의 경우에 5×1017cm-3로 도핑되고, 컬렉터 양단에 역전압이 없는 경우, 즉 컬렉터 베이스 전압이 0V인 경우,반도체 영역은 공핍된다. 반도체 영역이 공핍될 수 있는 최대 거리는 주어진 Si의 값에 대해서 약 170nm이다. 전기장은 전형적으로 105V/cm보다 커서 매우 강하여 도핑 레벨 및 도핑형에 무관하다. Si 바이폴라 트랜지스터에서, 반도체 영역의 폭은 100nm 미만이다. 결국, 전기장의 약 1V의 빌트인 전압에서 1V/100nm=105V/cm의 전기장을 생성한다. GaAs 또는 InP와 같은 다른 반도체 재료로 만들어진 트랜지스터에 대해서, 빌트인 전압의 값 및 전자장이 동일하기 때문에 반도체 영역의 폭은 동일하다.
높은 전류 밀도에서, 컷오프 주파수는 거의 전하 캐리어가 반도체 영역을 지나는 시간으로 결정된다. 전기장은 반도체 영역의 도핑 농도에 무관하게, 항상 매우 강하다. 전기장이 매우 강하기 때문에, 반도체 영역의 전하 캐리어는 포화 드리프트 속도로 이동한다. 따라서, 이동 시간은 반도체 영역의 폭에 의해서만 결정되고, 도핑 레벨에 의해서는 결정되지 않는다.
공핍된 반도체 영역의 다른 이점은, 높은 전류 밀도에서도 트랜지스터의 작은 신호 특성이 선형이라는 것이다. 작은 전류에 대해서, 컬렉터 베이스 캐패시턴스가 일정하다. 높은 전류에서, 컬렉터의 전하 저장은 뛰어나서 트랜지스터의 속도를 제한한다. 반도체 영역의 전기장이 매우 강하기 때문에, 전하 캐리어는 인가되는 전압에 관계없이 항상 포화 드리프트 속도로 이동한다. 따라서, 저장된 전하는 전류에 따라 선형이 된다. 이러한 선형 특성으로 인해서, 높은 전류 및 높은 주파수에서 트랜지스터는 매우 적절하게 동작할 수 있다.
반도체 영역의 폭이 비교적 작기 때문에, 즉 Si에 대해서 전형적으로 100nm미만이기 때문에, 전기장의 분포는 매우 협소한 영역에서 일어난다. 충격 이온화의 결과, 컬렉터 베이스 접합은 항복된다. 충격 이온화는 국지적인 효과(a localized effect)가 아니다. 전하 캐리어는 전기장에서 충격 이온화는 유발하기에 충분한 에너지를 획득하기 전에 워밍업되기까지 약간의 시간 및 공간을 필요로 한다. 전기장의 피크가 전하 캐리어의 에너지 완화 길이(energy relaxation length)보다 좁기 때문에 충격 이온화가 거의 발생하지 않는다. Si의 완화 길이는 약 65nm이다. 이러한 비 국지적인 애벌런치 효과는 컬렉터 베이스 항복 전압을 비교적 높게 만든다. 컬렉터 에미터 항복 전압은 컬렉터 베이스 전압 및 트랜지스터의 전류 증폭의 함수이다. 비교적 높은 컬렉터 베이스 전압으로 인해서, 컬렉터 에미터 항복 전압은 공핍 반도체 영역이 없는 트랜지스터에 비해서 비교적 높다. Si의 경우에 약 35nm인 반도체 영역의 매우 작은 폭에서, 컬렉터 에미터 항복 전압은 도핑 농도에 무관한 값으로 집중된다. 컬렉터 에미터 항복 전압(BVceo)은 이 영역의 폭에만 의존하고, 도핑 농도에는 의존하지 않는다. 이 경우, 컬렉터 에미터 항복 전압은 Si의 경우에 결코 1.8V 미만으로 되지 않는다. 따라서, 반도체 영역의 폭이 매우 작은 경우에, 컬렉터 에미터 항복 전압은 비교적 높게 유지된다.
Si의 경우에 35nm 미만으로 반도체 영역의 폭이 매우 작다는 것은 상당히 유익하다. 공핍된 반도체 영역에서의 비 국지적인 애벌런치 효과로 인해서, 컬렉터 에미터 항복 전압은 비교적 높다. 컬렉터 에미터 항복 전압(BVceo) 및 컷오프 주파수는 반도체 영역의 도핑 농도와는 무관하며, 단지 공핍된 반도체 영역의 폭의함수이다. 본 발명은 비교적 높은 컬렉터 에미터 항복 전압을 가진 초고속 바이폴라 트랜지스터를 획득하는 것을 가능하게 한다. 실리콘의 경우 200VGHz인 존슨 리미트는 전형적인 35nm의 폭에서 초과된다.
바람직하게는 바이폴라 트랜지스터의 베이스 영역은 컬렉터 및 에미터에서 사용되는 반도체 재료와는 다른 재료로 이루어지며, 바이폴라 트랜지스터는 헤테로접합 바이폴라 트랜지스터를 형성한다. 바이폴라 트랜지스터는 에미터 및 컬렉터 영역의 반도체 재료로서 AlGaAs, InAlAs 또는 SiC를 포함하고, 베이스 영역의 반도체 재료로서, GaAs, InGaAs 또는 Si를 포함하는 헤테로 구조가 될 수 있다.
호모 접합 바이폴라 트랜지스터에 비해서, 베이스 영역에서의 도핑 레벨이 더 높고, 이는 밴드갭의 차로 인한 것이다. 이는 베이스 영역의 저항이 호모 접합 바이폴라 트랜지스터보다 더 작다는 바람직한 효과를 가지고 있다. 게다가, 예컨대 GaAs의 전하 캐리어의 움직임은 Si에서보다 훨씬 더 크고, 이로써 베이스 영역의 전하 저장을 감소시킨다. 일반적으로, 헤테로 접합 바이폴라 트랜지스터의 속도는 호모 접합 트랜지스터보다 훨씬 빠르다. 컬렉터의 전하 저장 용량은 일반적으로 속도 제한에 대응한다. 본 발명은 컬렉터의 전하 저장 용량을 실질적으로 감소시키고, 트랜지스터의 속도를 증가시킬 수 있다.
바이폴라 트랜지스터가 용이하게, CMOS 또는 메모리와 같은 다른 트랜지스터 디바이스와 일체화될 수 있도록, 트랜지스터는 Si로 제조되는 것이 바람직하다. 에미터와 컬렉터 영역의 반도체 재료는 실리콘이고, 베이스 영역의 반도체 재료는 SiGe이다. 위의 SiGe가 예컨대, CVD에 의해 층으로 증착되되, Ge의 비율이 밴드갭의 크기를 결정한다.
실리콘 게르마늄 헤테로접합 바이폴라 트랜지스터의 경우에, 에미터 측은 물론 컬렉트 측에 기생 에너지 장벽이 형성되는 것을 차단하기 위해, 베이스 영역의 도핑은 Si-Ge 층 내로 유지된다. 이러한 기생 에너지 장벽은 SiGe 층의 유익한 효과를 감소시킨다. 반도체 영역이 베이스 영역과 컬렉터 영역 사이에 위치되는 본 발명에 따른 트랜지스터에서, 빌트인 전압은 컬렉터 측에 대한 기생 에너지 장벽의 악영향을 차단하기에 충분하다. 따라서 본 발명에 따른 바이폴라 트랜지스터는 베이스 영역의 프로세스 변화에 거의 무관하다.
본 발명은 위에서 설명된 타입의 바이폴라 트랜지스터를 제조하는 방법을 제공하는 것을 목적으로 하며, 이 방법은 도핑 농도를 정확하게 조절가능한 반도체 재료의 층이 베이스 영역과 컬렉터 영역 사이에서 용이하게 획득되는 것을 가능하게 한다.
이 방법에 관한 본 발명의 목적은 에피텍셜 층을 형성하도록 반도체 재료가 컬렉터 영역 상에 에피텍셜 방식으로 마련되는 본 발명에 따라서 달성되되, 에피텍셜 층은 그 자리에서 도핑되고, 결론적으로 베이스 영역이 에피텍셜 방식으로 마련된다. 컬렉터 영역은 반도체 기판, 반도체 본체 또는 기판 상에 형성된 층 또는 영역이 될 수 있다.
전형적으로, 반도체 층의 전하 캐리어가 공핍되도록 반도체 재료의 층은 컬렉터, 베이스 또는 에미터 영역보다 낮은 도핑 농도를 가지고 있다. 컷오프 주파수 및 컬렉터 에미터 항복 전압이 실질적으로 반도체 층의 두께에 의존하기 때문에, 제조 시에 컬렉터 영역 및 베이스 영역의 도핑의 확산을 가능한 한 제한하는 것이 중요하다. 열소모 비용(thermal budget)을 가능한 한 작게 하기 위해서, 바람직하게는, 이온 주입에 의해 도핑을 제공하고, 고온에서 이 도핑을 전기적으로 활성화시키는 대신에 컬렉터 영역, 반도체 재료의 층, 베이스 영역 및 에미터 영역이 에피텍셜 방식으로 연속해서 마련되고, 인 시츄 도핑된다(doped in situ). 바이폴라 트랜지스터의 반도체 재료는 결정 실리콘, Ⅲ-V족 반도체, Si-Ge, Si-C 층 또는 다른 화합물이 될 수 있다.
바람직하게는, 반도체 재료의 층의 두께는 100nm미만이다. 인 시츄 도핑된 반도체 층의 경계를 짓는 베이스 영역 및 컬렉터 영역의 도핑 농도의 프로파일은 반도체 재료의 층의 두께가 더 작을수록 더 급격하게 되어야 한다. 베이스 영역 또는 컬렉터 영역으로부터 반도체 층으로의 도핑의 자동 도핑 및 외부 확산은 인 시츄 도핑된 반도체 층의 두께를 감소시킨다. 비교적 용이하게 제조될 수 있는 바이폴라 트랜지스터는 700℃ 정도의 온도에서 CVD 법에 의해 Si의 에피텍셜 층이 증착되고 As가 인 시츄 도핑되는 실리콘 컬렉터 영역을 포함한다. 도핑 원자의 외부 확산은 전형적으로 0.2 내지 0.3at%의 소량의 C를 Si 및 Si-Ge 층에 더함으로써 감소된다.
SiGe 헤테로 접합 바이폴라 트랜지스터의 경우에, 베이스 영역은 SiGe 반도체 재료의 층 내에 위치된다. 인 시츄 도핑된 Si 반도체 층이 증착된 후에, 반도체 재료의 층에 SiGe의 증착을 개시할 수 있다. 따라서, 실리콘에 추가해서 반도체 재료의 층은 SiGe를 포함한다.
실리콘으로 제조된 트랜지스터는 일반적으로 B로 p형 도핑된 베이스 영역 및 예컨대, As 또는 Sb로 n형 도핑된 컬렉터 영역을 포함한다. 공정 중의 여러 단계 동안, 예컨대 BiCMOS 공정에서 바이폴라 트랜지스터들 사이에 격리 재료를 마련하는 동안, 베이스 또는 컬렉터로부터의 도핑 원자가 인 시츄 도핑된 반도체 층으로 확산되어서 이 층의 오버도핑을 유발하는 것을 차단하기 위해서, 온도를 900℃ 미만으로 유지하는 것이 중요하다.
에미터 영역은 제 1 도핑형의 도핑 원자를 폴리실리콘 층에 도포하고, 후속해서 베이스 영역으로 도핑 원자를 확산시킴으로써 형성될 수 있다. 또한 이 확산 단계에서, 온도는 바람직하게는 900℃ 미만으로 유지되고, 가열 공정 기간은 매우 짧은 것이 바람직하다. 이는 예컨대 급속 열처리(RTA) 또는 레이저 어닐링을 사용해서 달성될 수 있다.
본 발명에 따른 바이폴라 트랜지스터의 이런 특성은 추가적인 실시예를 참조로 더 분명하게 된다.
모든 도면은 도식적이며, 실측으로 도시된 것이 아니라는 것에 유의해야 한다. 분명하게 하기 위해서, 관련된 일부 치수는 확대되거나 축소되었다. 전체적으로 참조 번호는 대응하거나 동일한 부재를 나타낸다.
도 1에 도시된 바이폴라 트랜지스터는 컬렉터 영역(1), 에미터 영역(2) 및 에미터 영역(2)과 컬렉터 영역(1)사이에 위치된 베이스 영역(3)을 포함한다. 이영역들은 반도체 재료로 이루어진다. 베이스 영역(3)은 에미터 영역 및 컬렉터 영역의 제 1 도핑형에 반대인, 제 2 도핑형을 가지고 있다. 반도체 영역(4)은 컬렉터 영역(1)과 베이스 영역(3) 사이에서 연장된다. 반도체 영역은 컬렉터 영역(1), 베이스 영역(3) 및 에미터 영역(2)보다 더 저농도로 도핑된다.
다른 트랜지스터 영역은 예컨대, 결정 실리콘, Ⅲ-V 반도체, Si-Ge, Si-C 층 또는 다른 화합물로 이루어질 수 있다. 반도체 영역(4)이 완전히 공핍된다는 점이 필수적인 사항이다. 반도체 영역(4)의 진성 전기장의 강도는 적어도 실질적으로 반도체 영역(4)의 도핑형 및 도핑 레벨과는 무관하다. 반도체 영역의 공핍은 트랜지스터의 스위칭 오프 상태시에, 반도체 영역이 공핍되지 않은 상태보다 더 고 농도로 도핑될 수 있다는 이점을 갖는다. 고농도 도핑은 디바이스가 동작 중일 때, 최대 전류 밀도의 증가를 유발한다.
바이폴라 트랜지스터는 고주파에서 동작하기에 적합하고, 특히 컷오프 주파수에 영향을 미치지 않고 항복 전압을 증가시킬 수 있다. 비 국지적인 애벌런치 효과의 결과, 가장 가능성이 높은 컷오프 주파수와 컬렉터 에미터 항복 전압의 곱은 존슨 리미트를 초과한다.
도 2에서, 바이폴라 트랜지스터는 p형 베이스 및 n형 에미터 및 컬렉터의 NPN 헤테로 접합 바이폴라 트랜지스터이다. 베이스 영역의 p형 도핑은 전체적으로 SiGe 층 내에 놓인다. 반도체 영역의 도핑 농도는 베이스 영역 또는 컬렉터 영역의 도핑 농도보다 낮다. 컬렉터 영역의 n형 도핑 농도는 5×1018cm-3를 초과한다.베이스 영역의 도핑 농도는 5×1017cm-3를 초과한다.
도 2a의 좌측에 도시된 바와 같이 반도체 영역은 n형 도핑될 수 있고, 또는 우측에 도시된 바와 같이 p형 도핑될 수 있다. 도너와 억셉터 농도의 화살표는 반도체 영역이 공핍되어 있는 한, 이 농도가 광범위하게 변할 수 있다는 것을 나타낸다. 예컨대 5×1017cm-3인 반도체 영역의 비교적 고농도 도핑 상태에서, 컬렉터 양단에 역전압이 없으면, 즉 컬렉터 베이스 전압이 0V이면, 반도체 영역은 공핍된다. 이 경우, 반도체 영역이 공핍될 수 있는 최대 거리는 약 170nm이다.
도 2b에 도시된 진성 전기장은, 완전히 공핍된 반도체 영역에서 전형적으로 105V/cm보다 커서 매우 강하다. 컬렉터 베이스 접합의 빌트인 전압은 이러한 강한 진성 전기장을 생성하기에 충분하다. 반도체 영역의 도핑 원자에 의한 추가 전기장은 전기장이 화살표로 표시된 방향으로 기울어지게 한다. 베이스 컬렉터 접합의 빌트인 전압에 의한 매우 강한 전기장은 도핑 원자의 형 및 도핑 레벨에 의해 비교적 작은 범위까지만 영향을 받는다. 반도체 영역의 전기장 및 폭은 빌트인 전압(VBI)과 컬렉터 베이스 양단의 역 전압(VCB)의 합에 거의 대응한다.
도 2c는 전류 밀도(I)의 증가의 결과로, 전체 전기장의 최대값이 베이스 영역과 반도체 영역 사이의 경계에서 반도체 영역과 컬렉터 영역 사이의 경계로 이동할 수 있다는 것(도 2c의 좌측 도면 참조)을 나타내고 있다. 그러나, 인가된 전류 때문에 전체 전기장의 변화는 작다.
반도체 영역에서의 n형 도핑 레벨이 컷오프 주파수에 미치는 영향이 반도체 영역의 폭의 함수로서 도 3에 도시되어 있다. 2×1021cm-3의 도핑 농도를 가진 n형 컬렉터 영역 및 베이스 영역의 역할을 하는 1×1018cm-3의 p형 도핑 농도를 가진 20%Ge 함유 SiGe층을 포함하는 바이폴라 트랜지스터에 대한 컷오프 주파수 계산이 수행된다. 에미터 영역은 2×1021cm-3의 도핑 농도를 가지고 있다. 에미터 영역에는 에미터 컨택트가 마련된다. 컬렉터 베이스 전압은 0V로 해서 계산이 수행된다. 시뮬레이션된 데이터는 100nm에서 30nm로 10nm씩 반도체 영역의 폭이 감소하는 것이 컷오프 주파수에 미치는 바람직한 영향을 분명하게 나타내고 있다. 1×1015cm-3에서 5×1017cm-3로 도핑 농도가 증가하면 전하 저장이 더 작아지기 때문에, 컷오프 주파수가 증가한다. 100nm에서 30nm로 반도체 영역의 폭이 감소함으로써 도핑 레벨이 컷오프 주파수에 미치는 영향을 더 작아진다. 반도체 영역의 폭이 30nm일 때, 최대 컷오프 주파수가 110GHz이며, 이는 도핑 레벨과는 무관하다. 전하 캐리어는 공핍된 반도체 영역을 포화된 드리프트 속도로 지난다. 최대 컷오프 주파수는 전형적으로 5mA/㎛2의 높은 전류 밀도에서 획득된다. 반도체 영역의 도핑 농도가 더 높아질 수 있다는 사실 때문에, 전류 밀도는 종래의 디바이스보다 더 높아질 수 있다. 도 3에 도시된 시뮬레이션에서, 반도체 영역(4)의 폭(5)이 약 60nm 선형으로 감소하면, 컷오프 주파수는 선형으로 증가한다.
본 발명은 컷오프 주파수와 컬렉터 에미터 항복 전압의 곱의 표준 한계가 초과되는 것을 가능하게 한다.
반도체 영역의 n형 도핑의 레벨이 컷오프 주파수에 미치는 영향이 컬렉터 에미터 항복 전압의 함수로서 도 4에 도시되어 있다. 시뮬레이션된 트랜지스터는 위에 설명된 계산에서와 같이 같은 도핑 농도를 갖는다. 예상되는 바와 같이, 도핑 농도가 1×1015cm-3에서 5×1017cm-3로 증가하는 경우, 컬렉터 베이스 항복 전압은 감소된다. 시뮬레이션된 데이터는 1×1015cm-3에서 5×1017cm-3로 도핑 농도가 증가하는 것이 100nm의 반도체 영역의 폭의 컷오프 주파수에 미치는 바람직한 영향을 나타내고 있다. 그러나, 약 50nm 정도 폭이 감소하면서, 도핑 농도에 대한 컷오프 주파수의 의존성은 실질적으로 감소된다. 도 4에 도시된 실선은 200VGHz의 존슨 리미트를 나타낸다. 이 도면은 반도체 영역의 폭이 100nm에서 30nm으로 10nm씩 감소되는 경우, 도 4의 우측 하부에서 좌측 상부로 계속되는 동일한 기호에 대응해서, 존슨 리미트가 초과된다. 예컨대, 도핑 농도가 3×1017cm-3일 때, 40nm미만인 반도체 영역의 폭의 존슨 리미트는 초과된다. 본 발명에 의해서 항복 전압이 2V이고, 컷오프 주파수가 110GHz인 SiGe HBT 바이폴라 트랜지스터를 획득할 수 있다. 그러나, 제 1 실시예에 따른 트랜지스터의 도시된 데이터에서, 에미터 영역 및 베이스 영역은 최적화되어 있지 않다. 본 발명 및 최적화된 에미터 베이스 영역을 통해서, 1.8V의 항복 전압에서 210GHz의 컷오프 주파수를 획득할 수 있다. 따라서, 200VGHz의 존슨 리미트가 충분히 초과되어서, 최적화된 트랜지스터에 대해서는378VGHz이다.
바이폴라 트랜지스터를 제조하는 유익한 방법에서, 반도체 재료의 층(6)이 1×1020cm-3AS 원자의 n형 도핑으로 Si 반도체 재료의 컬렉터 영역(1)에 마련된다. 에피텍셜 층(6)은 인 시츄 도핑된다. 도 5에 도시된 실시예에서, 에피텍셜 층에는 1017cm-3의 농도로 P원자가 n형 도핑된다.
반도체 재료의 층(6)의 두께(7)는 100nm 미만이다. 도시된 실시예에서, 에피텍셜 성장 이후의 에피텍셜 층의 두께는 80nm로, 인 원자가 1017cm-3의 농도로 도핑된다. 후속해서, 얕은 트렌치 격리부의 형태로 격리가 제공되며 온도는 900℃ 미만으로 유지된다.
이어서, 베이스 영역(3)은 Si 또는 SiGe 층을 에피텍셜로 마련하고, 후속해서 B원자를 인 시츄 도핑함으로써 형성된다. 약 700℃의 온도에서 화학 기상 증착을 통해서 Si 또는 SiGe 층이 반도체 재료의 층(6) 상에 에피텍셜 성장된다. 도시된 실시예에서 베이스 영역의 B농도는 2×1018cm-3이고, Si 베이스 영역의 두께는 200nm이다.
SiGe 헤테로 접합 바이폴라 트랜지스터의 경우에, 베이스 영역은 SiGe 반도체 재료의 층에 위치된다. 베이스 영역의 예는, 20nm 진성 SiGe(18% Ge)의 에피텍셜 성장된 층의 패킷, 6×1019cm-3의 농도로 붕소 도핑된 5nm SiGe(18% Ge) 및 10nm 진성 SiGe(18% Ge)을 들 수 있다.
인 시츄 도핑된 Si 반도체 층의 증착 이후에, 반도체 재료의 층에 SiGe를 증착하기 시작할 수 있다. 이 경우, 실리콘을 제외한, 반도체 재료의 층은 SiGe를 포함한다.
에미터 영역은 베이스 영역 상에 형성된다. 에미터 영역(2)은 600-700℃의 온도에서 CVD 처리에 의해 전형적으로 200nm 두께의 폴리실리콘 영역(8)을 마련함으로써 형성된다. P 또는 AS와 같은 n형 도핑 원자는 성장 과정 동안 제자리에 마련된다. 이 실시예에서, AS가 2×1015cm-3의 농도로 폴리실리콘 층(8)에 주입된다. 이어서, 도핑 원자는 베이스 영역(3)으로 확산된다. 예컨대 BiCMOS 공정의 바이폴라 트랜지스터를 고려할 때, 오버 도핑을 유발하는, 베이스 또는 컬렉터로부터 인 시츄 도핑된 반도체 층(6)으로의 도핑 원자의 확산을 차단하기 위해, 온도를 가능한 한 900℃ 미만으로 유지하는 것이 중요하다. 도시된 실시예에서, 가열 공정 시간은 전형적으로 급속 열처리에서 1000℃에서 10s로 매우 짧다.
이러한 온도 단계 이후에, 도 5에 도시된 트랜지스터의 농도 프로필에 도시된 바와 같이 반도체 영역(4)의 폭(5)은 80nm에서 30-40nm로 감소된다. 도핑 원자의 확산이 최소 열 예산으로 제한되지만, 반도체 영역의 폭(5)은 도 5에 도시된 실시예에서 감소된다. 반도체 영역의 컬렉터 측에서의 전형적인 전기장의 기울기값은 1×1020cm-3의 도핑 레벨에서 0.1V/cm2이다.
유익한 방법에서, 모든 영역은 에피텍셜 성장되고 CVD 공정에서 인 시츄 증착된다. 이런식으로, 인 시츄 도핑되는 영역의 성장 동안 열 예산은 최소화된다.급격한 도핑 프로파일은 유익하다. 적절한 증착 온도에서 도핑 원자의 비교적 낮은 용해도 및 전기 활동은 단점을 갖는다.
열 예산을 절감하기 위해, 고밀도 플라즈마 산화물 또는 스핀온 글라스 기술과 같은 저온 증착 기술을 통해서, 바이폴라 트랜지스터와 DRAM, EEPROM과 같은 메모리 디바이스 및 CMOS 등의 다른 반도체 디바이스 사이의 격리가 트렌치에 마련될 수 있다.
본 발명이 위에 설명된 실시예로 한정되는 것이 아니고, 각각의 바이폴라 트랜지스터 또는 다른 헤테로 구조 바이폴라 트랜지스터로 사용될 수 있다는 것에 주목한다. 또한, 본 발명은 n형 트랜지스터로 한정되지 않고, PNP 트랜지스터에 사용될 수 있다. 또한 이 디바이스는 실리콘으로 한정되지 않고, 게르마늄, 게르마늄 실리콘, Ⅲ-V 및 SiC 바이폴라 디바이스로 제조될 수 있다.
위에 설명된 특정 실시예의 특정 치수 및 재료는 변할 수 있으며, 이는 당업자에게는 자명하다.
Claims (13)
- 바이폴라 트랜지스터에 있어서,제 1 도핑형인 반도체 재료의 컬렉터 영역(1)과,상기 제 1 도핑형인 반도체 재료의 에미터 영역(2)과,상기 제 1 도핑형과는 반대인 제 2 도핑형인 반도체 재료의 베이스 영역(3) - 상기 베이스 영역(3)은 상기 에미터 영역(2)과 상기 컬렉터 영역(1) 사이에 위치하며, 반도체 영역(4)이 상기 컬렉터 영역(1)과 상기 베이스 영역(3) 사이에 연장되고 있음 - 을 포함하되,상기 반도체 영역(4)이 완전히 공핍되고, 상기 반도체 영역(4)의 진성 전기장(intrinsic electric field)의 크기가 상기 반도체 영역(4)에 사용되는 도핑형 및 도핑 농도와 적어도 실질적으로는 무관하도록 상기 컬렉터 영역(1)이 도핑되는바이폴라 트랜지스터.
- 제 1 항에 있어서,상기 반도체 영역(4)은 상기 베이스 영역(3)과 상기 컬렉터 영역(1) 사이의 거리로 정의되는 폭(5)을 가지고 있으며,상기 반도체 영역의 상기 진성 전기장은 적어도 실질적으로 일정한바이폴라 트랜지스터.
- 제 2 항에 있어서,상기 폭(5)은 100nm미만인바이폴라 트랜지스터.
- 제 2 항에 있어서,컷오프 주파수는 상기 반도체 영역(4)의 상기 폭(5)에 반비례하는바이폴라 트랜지스터.
- 제 2 항에 있어서,상기 컬렉터 에미터 항복 전압은 상기 반도체 영역(4)의 상기 폭(5)의 선형 함수인바이폴라 트랜지스터.
- 제 2 항 또는 제 3 항에 있어서,컷오프 주파수와 상기 컬렉터 에미터 항복 전압의 곱은 존슨 리미트(Johnson limit)를 초과하는바이폴라 트랜지스터.
- 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,상기 베이스 영역(3)은 상기 컬렉터 영역(1) 및 상기 에미터 영역(2)에 사용되는 반도체 재료와는 다른 반도체 재료로 이루어지고,상기 바이폴라 트랜지스터는 헤테로 접합 바이폴라 트랜지스터를 형성하는바이폴라 트랜지스터.
- 제 7 항에 있어서,상기 반도체 재료는 상기 베이스 영역에 Si-Ge를 포함하는바이폴라 트랜지스터.
- 제 8 항에 있어서,상기 Si-Ge는 상기 반도체 영역(4)으로 연장하는바이폴라 트랜지스터.
- 제 1 도핑형인 반도체 재료의 컬렉터 영역(1) - 상기 컬렉터 영역(1) 상에는 상기 제 1 도핑형과는 반대인 제 2 도핑형인 반도체 재료의 베이스 영역(3)이 마련됨 - 을 포함하는 바이폴라 트랜지스터 제조 방법에 있어서,상기 반도체 재료를 상기 컬렉터 영역(1)에 에피텍셜 방식으로 마련해서 에피텍셜 층(6)을 형성하고,상기 에피텍셜 층(6)을 인 시츄 도핑하며(dope in situ),후속해서 상기 베이스 영역(3)을 에피텍셜 방식으로 마련하는바이폴라 트랜지스터 제조 방법.
- 제 10 항에 있어서,상기 층(6)의 두께(7)가 100nm 미만이 될 때까지 상기 반도체 재료를 마련하는바이폴라 트랜지스터 제조 방법.
- 제 10 항에 있어서,상기 에피텍셜 방식으로 마련되는 반도체 재료는 SiGe를 포함하는바이폴라 트랜지스터 제조 방법.
- 제 10 항에 있어서,제 1 도핑형인 도핑 원자를 폴리실리콘 층(8)에 도포하고, 후속해서 상기 베이스 영역(3)에 상기 도핑 원자를 확산시킴으로써 에미터 영역(2)을 형성하는바이폴라 트랜지스터 제조 방법.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP01202997.1 | 2001-08-07 | ||
| EP01202997 | 2001-08-07 | ||
| PCT/IB2002/002680 WO2003015177A1 (en) | 2001-08-07 | 2002-06-27 | Bipolar transistor and method of manufacturing same |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20040030942A true KR20040030942A (ko) | 2004-04-09 |
Family
ID=8180764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2004-7001879A KR20040030942A (ko) | 2001-08-07 | 2002-06-27 | 바이폴라 트랜지스터 및 바이폴라 트랜지스터 제조 방법 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US20030030127A1 (ko) |
| EP (1) | EP1417715A1 (ko) |
| JP (2) | JP2004538646A (ko) |
| KR (1) | KR20040030942A (ko) |
| TW (1) | TW569449B (ko) |
| WO (1) | WO2003015177A1 (ko) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102004016992B4 (de) * | 2004-04-02 | 2009-02-05 | Prema Semiconductor Gmbh | Verfahren zur Herstellung eines Bipolar-Transistors |
| US7923339B2 (en) | 2004-12-06 | 2011-04-12 | Nxp B.V. | Method of producing an epitaxial layer on semiconductor substrate and device produced with such a method |
| JP2006303222A (ja) * | 2005-04-21 | 2006-11-02 | Mitsubishi Electric Corp | ヘテロ接合バイポーラトランジスタおよびそれを備える増幅器 |
| US7900167B2 (en) | 2007-10-24 | 2011-03-01 | International Business Machines Corporation | Silicon germanium heterojunction bipolar transistor structure and method |
| TWI559532B (zh) * | 2007-04-30 | 2016-11-21 | 烏翠泰克股份有限公司 | 矽鍺異質接面雙極電晶體結構與方法（一） |
| US7750371B2 (en) | 2007-04-30 | 2010-07-06 | International Business Machines Corporation | Silicon germanium heterojunction bipolar transistor structure and method |
| US9666702B2 (en) * | 2013-03-15 | 2017-05-30 | Matthew H. Kim | Advanced heterojunction devices and methods of manufacturing advanced heterojunction devices |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3074834B2 (ja) * | 1991-09-17 | 2000-08-07 | 日本電気株式会社 | シリコンヘテロ接合バイポーラトランジスタ |
| EP0818829A1 (en) * | 1996-07-12 | 1998-01-14 | Hitachi, Ltd. | Bipolar transistor and method of fabricating it |
| JP3189878B2 (ja) * | 1997-07-16 | 2001-07-16 | 日本電気株式会社 | バイポーラトランジスタ |
| JP3658745B2 (ja) * | 1998-08-19 | 2005-06-08 | 株式会社ルネサステクノロジ | バイポーラトランジスタ |
-
2002
- 2002-06-27 JP JP2003520002A patent/JP2004538646A/ja active Pending
- 2002-06-27 EP EP02741098A patent/EP1417715A1/en not_active Ceased
- 2002-06-27 KR KR10-2004-7001879A patent/KR20040030942A/ko not_active Application Discontinuation
- 2002-06-27 WO PCT/IB2002/002680 patent/WO2003015177A1/en active Application Filing
- 2002-08-02 US US10/211,897 patent/US20030030127A1/en not_active Abandoned
- 2002-09-13 TW TW091120985A patent/TW569449B/zh active
-
2007
- 2007-07-02 JP JP2007174530A patent/JP2007318159A/ja not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| WO2003015177A1 (en) | 2003-02-20 |
| US20030030127A1 (en) | 2003-02-13 |
| JP2004538646A (ja) | 2004-12-24 |
| JP2007318159A (ja) | 2007-12-06 |
| EP1417715A1 (en) | 2004-05-12 |
| TW569449B (en) | 2004-01-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |