KR100570910B1 - 인듐이 도핑된 베이스를 갖는 실리콘 게르마늄 헤테로구조 바이폴라 트랜지스터 - Google Patents
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Abstract
본 발명은 일 실시예에서 헤테로구조의 바이폴라 트랜지스터 제조방법을 제공한다. 이 특정한 실시예는 반도체 기판 내에 n형으로 도핑된 영역을 형성하는 콜렉터를 형성하고, 콜렉터 상에 베이스 영역을 에피택셜로 형성하고, 베이스 영역을 형성하는 동안 이 베이스 영역에 인듐을 에픽택셜로 도핑하고, 베이스 영역 상에 에미터 영역을 형성하는 것을 포함한다. 베이스 영역은 에피택셜로 형성되며, 동시에 베이스 영역에는 인듐이 도핑된다. 즉, 인듐은 베이스 영역이 형성되고 있을 때 베이스 영역 내에 에피택셜로 포함된다. 인듐 이외에, 베이스 영역에는 보론이 또한 에피택셜로 도핑될 수 있다. 베이스를 형성하는데 사용되는 것과 동일한 에피택셜 공정으로 인듐이 베이스에 포함되기 때문에, 종래의 주입 공정에 관련된 손상은 없으며, 따라서 손상을 보상하기 위한 고온 어닐링이 필요하지 않다. 베이스는 동시에 도핑되어 형성될 수 있으므로 공정시간을 줄일 수 있다.
헤테로구조, 바이폴라 트랜지스터, 에미터 접촉, 베이스 접촉, 에피택셜
Description
도 1은 바람직한 헤테로구조 npn 바이폴라 트랜지스터의 일 실시예의 단면도.
도 2는 콜렉터 레벨까지 완성한 도 1의 웨이퍼의 단면도.
도 3은 에미터 레벨까지 완성한 도 1의 웨이퍼의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
100 : 헤테로구조 npn 바이폴라 트랜지스터 110 : 콜렉터 영역
120 : 베이스 130 : 에미터
140 : p형 기판 150 : n+ 기판영역
160 : 에미터 접촉 180 : 베이스 접촉
190 : 유전층
(발명의 기술분야)
본 발명은 헤테로구조의 바이폴라 트랜지스터 소자 및 제조방법에 관한 것으로, 특히 트랜지스터의 베이스를 도핑하는 방법에 관한 것이다.
(발명의 배경)
바이폴라 기술은 고속, 고전류 구동, 및 저 잡음이 요구되는 응용분야에서 여러 해 동안 광범위하게 사용되어 왔다. CMOS 기술의 스케일링은 CMOS 집적회로의 밀도를 상당히 증가시켰을 뿐만 아니라 소자 및 회로성능을 개선시켰다. 이러한 MOS 시스템의 급속한 개량으로, 고성능 적용분야에 대한 바이폴라 회로의 성능향상이 가중되고 있다. 그러나, MOS 소자에 적용된 진보된 리소그래피 및 자기정렬 방법 등, 진보된 제조기술이 바이폴라 소자 자체에도 적용되었다. MOS에 대해 실행되는 스케일링 기술처럼, 바이폴라 스케일링은 수직 및 수평 치수로 일어난다. 저에너지 이온 주입 및 사전 비정질화 기술로 베이스 영역을 더 얇게 구성할 수 있으며 아울러 콜렉터 프로파일을 원하는대로 할 수 있다. 급속 열 어닐링으로, 열에 대한 노출을 감소시켜 도펀트 확산을 제한함으로써 이들 얇은 층을 손상시키지 않고 유지할 수 있다.
그러나, 균질 접합 바이폴라 트랜지스터의 스케일링이 계속하여 감소함에 따라 다른 요건 중에서도, 충분한 전류이득을 유지할 필요성에 의해 요구된 실제적인 한계에 이르렀다. 베이스 폭이 감소됨에 따라, 적합한 베이스 저항을 유지하고 펀치스루(punch-through)를 회피하기 위해서 베이스 도핑을 증가시켜야 한다. 펀치스루는 베이스-에미터 접합과 베이스-콜렉터 접합에서의 공핍영역(depletion region)이 베이스를 완전히 통과하여 확장함으로서 실제로 에미터와 콜렉터를 단락시키는 상태이다. 그러나, 베이스는 주입효율이 현저히 손실되어 전류이득이 손실되므로 일정레벨에서만 도핑될 수 있다.
더욱이, 바이폴라 트랜지스터의 베이스 폭이 감소함에 따라, 콜렉터-베이스 접합 전압은 공핍 영역의 폭이 증가하기 때문에 중성 베이스 폭에 미치는 영향이 증대된다. 이러한 영향을 종종 베이스-폭 변조라고 하며 보통은 얼리 효과(Early effect)로서 알려져 있다. 이러한 효과가 바이폴라 트랜지스터의 동작특성에 미치는 영향의 정도를 얼리 전압 VA(볼트)으로 나타낸다. 얼리 효과에 대한 설명은 스탠리 울프, VLSI ERA를 위한 실리콘 처리, Vol.2(1990)에 자세히 기술되어 있다. VA의 값은 베이스의 도핑레벨을 높임으로써 증가될 수 있다는 것이 알려져 있다. 보다 높은 도핑은 증가하는 콜렉터-베이스 역바이어스 전압의 함수로써 공핍영역의 침투를 감소시킨다.
통상, 베이스 영역을 형성할 때 주 p형 도펀트는 보론이었다. 그러나, 소자의 크기가 계속하여 보다 감소됨에 따라 보다 유용한 도펀트를 사용할 가능성이 조사되었다. 상기 도펀트 중 하나가 인듐이다. 균질접합 바이폴라 트랜지스터에 인듐을 첨가하면 콜렉터 전류 및 공통-에미터 트랜지스터의 이득이 증가하게 되고, 콜렉터 전류 포화특성이 우수해지고 보론이 주입된 트랜지스터에 비해 얼리 전압이 증가함이 알려졌다. 베이스 영역에 도핑물질로서 인듐의 도입으로 얼리 전압 및 펀치스루 대가를 치루지 않거나 거의 없이, 바이폴라 트랜지스터의 기능이 향상되는데, 이에 대해서는 햄에 허여된 미국특허 제 5,681,763 호를 참조할 수 있다. 더욱이, 인듐을 사용하게 되면 역바이스된 콜렉터-베이스 접합의 공핍영역이 트랜지스터 베이스로 확산하는 것, 즉 베이스-폭 변조가 최소화된다.
본 발명은 헤테로구조의 바이폴라 트랜지스터 소자 및 제조방법에 관한 것으로, 특히 트랜지스터의 베이스를 도핑하는 방법에 관한 것이다.
(발명의 배경)
바이폴라 기술은 고속, 고전류 구동, 및 저 잡음이 요구되는 응용분야에서 여러 해 동안 광범위하게 사용되어 왔다. CMOS 기술의 스케일링은 CMOS 집적회로의 밀도를 상당히 증가시켰을 뿐만 아니라 소자 및 회로성능을 개선시켰다. 이러한 MOS 시스템의 급속한 개량으로, 고성능 적용분야에 대한 바이폴라 회로의 성능향상이 가중되고 있다. 그러나, MOS 소자에 적용된 진보된 리소그래피 및 자기정렬 방법 등, 진보된 제조기술이 바이폴라 소자 자체에도 적용되었다. MOS에 대해 실행되는 스케일링 기술처럼, 바이폴라 스케일링은 수직 및 수평 치수로 일어난다. 저에너지 이온 주입 및 사전 비정질화 기술로 베이스 영역을 더 얇게 구성할 수 있으며 아울러 콜렉터 프로파일을 원하는대로 할 수 있다. 급속 열 어닐링으로, 열에 대한 노출을 감소시켜 도펀트 확산을 제한함으로써 이들 얇은 층을 손상시키지 않고 유지할 수 있다.
그러나, 균질 접합 바이폴라 트랜지스터의 스케일링이 계속하여 감소함에 따라 다른 요건 중에서도, 충분한 전류이득을 유지할 필요성에 의해 요구된 실제적인 한계에 이르렀다. 베이스 폭이 감소됨에 따라, 적합한 베이스 저항을 유지하고 펀치스루(punch-through)를 회피하기 위해서 베이스 도핑을 증가시켜야 한다. 펀치스루는 베이스-에미터 접합과 베이스-콜렉터 접합에서의 공핍영역(depletion region)이 베이스를 완전히 통과하여 확장함으로서 실제로 에미터와 콜렉터를 단락시키는 상태이다. 그러나, 베이스는 주입효율이 현저히 손실되어 전류이득이 손실되므로 일정레벨에서만 도핑될 수 있다.
더욱이, 바이폴라 트랜지스터의 베이스 폭이 감소함에 따라, 콜렉터-베이스 접합 전압은 공핍 영역의 폭이 증가하기 때문에 중성 베이스 폭에 미치는 영향이 증대된다. 이러한 영향을 종종 베이스-폭 변조라고 하며 보통은 얼리 효과(Early effect)로서 알려져 있다. 이러한 효과가 바이폴라 트랜지스터의 동작특성에 미치는 영향의 정도를 얼리 전압 VA(볼트)으로 나타낸다. 얼리 효과에 대한 설명은 스탠리 울프, VLSI ERA를 위한 실리콘 처리, Vol.2(1990)에 자세히 기술되어 있다. VA의 값은 베이스의 도핑레벨을 높임으로써 증가될 수 있다는 것이 알려져 있다. 보다 높은 도핑은 증가하는 콜렉터-베이스 역바이어스 전압의 함수로써 공핍영역의 침투를 감소시킨다.
통상, 베이스 영역을 형성할 때 주 p형 도펀트는 보론이었다. 그러나, 소자의 크기가 계속하여 보다 감소됨에 따라 보다 유용한 도펀트를 사용할 가능성이 조사되었다. 상기 도펀트 중 하나가 인듐이다. 균질접합 바이폴라 트랜지스터에 인듐을 첨가하면 콜렉터 전류 및 공통-에미터 트랜지스터의 이득이 증가하게 되고, 콜렉터 전류 포화특성이 우수해지고 보론이 주입된 트랜지스터에 비해 얼리 전압이 증가함이 알려졌다. 베이스 영역에 도핑물질로서 인듐의 도입으로 얼리 전압 및 펀치스루 대가를 치루지 않거나 거의 없이, 바이폴라 트랜지스터의 기능이 향상되는데, 이에 대해서는 햄에 허여된 미국특허 제 5,681,763 호를 참조할 수 있다. 더욱이, 인듐을 사용하게 되면 역바이스된 콜렉터-베이스 접합의 공핍영역이 트랜지스터 베이스로 확산하는 것, 즉 베이스-폭 변조가 최소화된다.
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실리콘 기판에 인듐을 주입할 동안에, 인듐은 실리콘 기판 내에 자연적인 농도분포를 얻는다. 그러나, 불행하게도 실리콘 결정구조에 인듐 원자의 충돌로 구조에 가해지는 손상에 대해 어닐링해야 할 정도로 구조에 손상을 입힌다. 불행히도, 고온 어닐링은 자연 인듐 농도분포에 악영향을 미친다. 따라서, 현 제조공정에 관련된 고온을 회피하는 것이 매우 바람직하다.
따라서, 이 기술에서 필요한 것은 균질접합 바이폴라 트랜지스터에 관계된 문제를 제거하는 바이폴라 트랜지스터를 제조하는 개선된 방법이다.
따라서, 이 기술에서 필요한 것은 균질접합 바이폴라 트랜지스터에 관계된 문제를 제거하는 바이폴라 트랜지스터를 제조하는 개선된 방법이다.
(발명의 요약)
상기 언급된 종래기술의 결점을 해결하기 위해서, 본 발명은 일 실시예에서 헤테로접합 바이폴라 트랜지스터를 제조하는 방법을 제공한다. 이 특정한 실시예는 반도체 기판에 n형으로 도핑된 콜펙터 영역을 형성하고, 상기 콜렉터 상에 베이스 영역을 에피택셜로 형성하고, 상기 베이스 영역을 형성하는 동안 상기 베이스 영역에 인듐을 에피택셜로 도핑하며, 상기 베이스 영역 상에 에미터 영역을 형성하는 것을 포함한다. 베이스 영역은 에피택셜로 형성되며, 동시에 베이스 영역에는 인듐이 도핑된다. 즉, 인듐은 베이스 영역이 형성되고 있을 때 베이스 영역 내에 에피택셜로 형성된다. 인듐 이외에, 베이스 영역에는 보론이 에피택셜로 도핑될 수 있다. 베이스를 형성하는데 사용되는 것과 동일한 에피택셜 공정으로 인듐이 베이스에 포함되기 때문에, 종래의 주입공정에 관련된 손상은 없으며, 따라서, 손상을 보상하기 위한 고온의 어닐링은 필요하지 않다. 베이스는 동시에 도핑되어 형성될 수 있어 공정시간이 절약된다.
상기 언급된 종래기술의 결점을 해결하기 위해서, 본 발명은 일 실시예에서 헤테로접합 바이폴라 트랜지스터를 제조하는 방법을 제공한다. 이 특정한 실시예는 반도체 기판에 n형으로 도핑된 콜펙터 영역을 형성하고, 상기 콜렉터 상에 베이스 영역을 에피택셜로 형성하고, 상기 베이스 영역을 형성하는 동안 상기 베이스 영역에 인듐을 에피택셜로 도핑하며, 상기 베이스 영역 상에 에미터 영역을 형성하는 것을 포함한다. 베이스 영역은 에피택셜로 형성되며, 동시에 베이스 영역에는 인듐이 도핑된다. 즉, 인듐은 베이스 영역이 형성되고 있을 때 베이스 영역 내에 에피택셜로 형성된다. 인듐 이외에, 베이스 영역에는 보론이 에피택셜로 도핑될 수 있다. 베이스를 형성하는데 사용되는 것과 동일한 에피택셜 공정으로 인듐이 베이스에 포함되기 때문에, 종래의 주입공정에 관련된 손상은 없으며, 따라서, 손상을 보상하기 위한 고온의 어닐링은 필요하지 않다. 베이스는 동시에 도핑되어 형성될 수 있어 공정시간이 절약된다.
일 실시예에서, 베이스 영역을 에피택셜로 형성하는 것은 실리콘 및 게르마늄 합금으로부터 베이스 영역을 형성하는 것을 포함한다. 더욱이, 상기 언급한 바와 같이, 본 발명은 베이스 영역이 에피택셜로 형성되고 인듐이 도핑되게 하는 방법을 제공한다. 이 기술에 숙련된 자들에게 알려져 있는 에피택셜 증착 공정은 종래의 주입공정에 의해 야기되는 손상에 대해 어닐링해야 하는 온도 이하의 온도로 달성될 수 있다. 그러므로, 본 발명의 일 실시예는 에피택셜 도핑이 약 625℃의 온도에서 달성되는 공정에 관한 것이다.
다른 실시예에서, 베이스 영역을 에피택셜로 형성하는 것은 약 5nm 내지 약 100nm의 범위의 두께로 베이스 영역을 형성하는 것을 포함한다. 물론, 베이스 영역의 두께는 설계변수에 따라 달라질 수 있음을 알아야 한다.
다른 실시예에서, 합금하는 것은 약 5% 내지 40%범위의 게르마늄 농도로 베이스 영역을 합금하는 것을 포함한다. 이 실시예의 특성중 하나는, 게르마늄 농도는 약 30%에 이를 수 있다. 즉 베이스 영역의 약 30%가 게르마늄이다. 이러한 실시예에서, 베이스 영역의 두께는 약 18nm가 될 수 있다.
콜렉터 형성에 대해서, 본 발명이 일 실시예는 약 100nm 내지 1마이크론 범위의 두께로 n형 도핑 영역을 형성하는 것을 포함한다. n형 도펀트가 주입될 수 있는 도우즈는 설계변수에 따라 달라질 수 있다. 그러나, 한 특정한 실시예에서, n형으로 도핑된 영역을 형성하는 것은 약 (5 x 1015cm-3) 내지 (5 x 1017cm-3) 범위의 도펀트 농도가 되도록 n형 도펀트를 주입하는 것을 포함한다.
다른 실시예에서, 에미터를 형성하는 것은 베이스 영역 상에 실리콘층을 에피택셜로 형성하며, 에피택셜 성장은 실리콘층을 에피택셜로 형성하는 동안 n형 도펀트의 농도를 1018cm-3의 농도로 실리콘층에 도핑하고, 다시 실리콘 층에 n형 도펀트를 1020cm-3 이상의 농도로 도핑하고, 실리콘 층에 금속층을 형성하는 것을 포함한다.
본 발명은 또 다른 특성에서, 반도체 기판 내에 도핑된 콜렉터를 형성하는 영역, 상기 콜렉터 상에 배치되고 인듐이 에피택셜로 포함된, 에피택셜로 형성된 베이스 영역, 및 상기 베이스 영역 상에 형성된 에미터 영역을 포함하는 헤테로구조 바이폴라 트랜지스터를 제공한다.
전술한 바는 이 기술에 숙련된 자들이 다음의 발명의 상세한 설명을 잘 이해할 수 있도록 본 발명의 바람직한 택일적 특성을 광범위 하게 개괄한 것이다. 본 발명의 청구항의 요지를 이루는 본 발명의 부가적인 특징을 이하 기술한다. 이 분야게 숙련된 자들은 본 발명의 동일한 목적을 수행하기 위한 다른 구조를 설계 또는 수정하기 위한 근거로서 개시된 개념 및 특정한 실시예를 쉽게 사용할 수 있음을 알 것이다. 이 분야에 숙련된 자들은 이러한 등가 구조는 본 발명의 가장 넓은 형태의 본 발명의 정신 및 범위로부터 벗어나지 않음을 알 것이다.
본 발명을 더욱 완전하게 이해하기 위해서, 첨부한 도면과 함께 취해진 다음의 설명을 참조한다.
(상세한 설명)
(상세한 설명)
먼저 도 1은 본 발명에 따라 구성된 바람직한 헤테로구조의 npn 바이폴라 트랜지스터(100)의 일 실시예의 단면도를 도시한 것이다. 본 발명은 pnp형 소자에도 적용할 수도 있다는 것에 유의한다. 본 바람직한 실시예의 헤테로구조의 npn 바이폴라 트랜지스터(HBT)(100)는 콜렉터(110), 밴드갭(SiGe)이 작은 베이스(120), 및 에미터(130)를 포함한다. 이들 구조 각각을 제조하기 위한 상세조건을 이하 상세히 기술한다. 이 특정한 실시예는 p형 기판(140), n+ 기판영역(150), 에미터 접촉(160), 베이스 접촉(180), 및 유전층(190)을 부가로 포함한다. p형 기판(140)은 통상 실리콘 웨이퍼의 상면이다. 기판(140)은 그 위에 형성된 적어도 하나의 n+ 서브콜렉터 영역(150)을 갖는다. 본 발명의 일 실시예에서, 서브콜렉터 영역(150)은 실리콘 웨이퍼(140) 상에 형성된다. 서브콜렉터 영역(150)은 통상 실리콘을 포함하며 안티몬이나 비소와 같은 n형 도펀트로 도핑되어, 고유저항은 0.001 내지 0.020Ωㆍcm 로 될 수 있다. 900℃, 60초의 H2 클린에 이어, 콜렉터(130)은 800℃-1000℃에서 급속 열 에픽택시에 의해 실리콘으로부터 성장될 수 있다. 예시된 실시예에서, 베이스(120)는 실리콘-게르마늄(SiGe)과 같이 밴드갭이 작은 물질로 형성된다. 그러나, 이 분야에 숙련된 자들에게 알려진 다른 작은 밴드갭(SiGeC)의 물질도 본 발명에서 사용될 수 있음에 유의한다.
도 2는 콜렉터 영역(110)까지 제조가 완성된 도 1의 웨이퍼의 단면도이다. 콜렉터 영역(110)은 화학 기상 증착(CVD)에 의해 형성될 수 있다. 콜렉터 영역(110)에 대한 전형적인 두께 범위는 약 110nm 내지 약 1000nm이다. 이 범위 하한은 고속 소자용에 사용될수 있고, 상한은 전력소자용에 사용될 수 있다. 양호한 실시예에서, 콜렉터 영역(110)에는 통상 약 1016cm-3 내지 약 1018cm-3 범위에 있는 도핑 레벨로 비소가 에픽택셜 방식으로 도핑된다. 콜렉터 영역(110)은 통상 최종의 소자의 브레이크다운 전압을 증가시키기 위해서 그 영역의 상측 부분에 감소된 도핑레벨을 가질 것이다. 이 분야에 숙련된 자들은 여기 참고로 포함시킨 미국특허 제4,529,455호 및 5,620,907호에 개시된 바와 같이, CVD로 증착 및 도핑에 대한 상세조건을 잘 알고 있다. n형으로 도핑된 콜렉터 영역(110)은 약 100nm 내지 약 1마이크론 범위의 전형적인 두께로 성장될 수 있다. 그러나, 이 영역의 두께는 소자의 설계 크기에 따라, 바람직한 두께마다 달라질 수 있다. 대안 실시예에서, 콜렉터(110)는 약 5 x 1015cm-3 내지 5 x 1017cm-3 의 레벨로 n 도펀트가 주입될 수 있다.
도 3은 에미터 레벨까지 제조를 마친 도 1의 헤테로구조의 바이폴라 트랜지스터의 단면도이다. 양호한 실시예에서, 베이스 영역(120)은 p형 도펀트로서 기능하는 인듐이 도핑된다. 인듐 소스는 트리메칠 인듐과 같은 인듐 주성분의 화합물일 수 있다. 본 발명의 양호한 실시예에서, 인듐은 콜렉터(110)가 에피택셜 방식으로 성장될 때 동시에 혼합된다. 또 다른 실시예에서, 베이스 영역(120)에 인듐과 함께 베이스 영역(120)을 형성할 때 보론을 또한 에피택셜 방식으로 포함시킬 수 있다. 인듐 대 보론의 농도는 달라질 수 있다. 그러나, 양호한 실시예에서, 인듐 농도는 보론 농도가 약 1017 내지 1020일 때 약 1017 내지 1020일 수 있다.
베이스 영역(120)은 실리콘 및 게르마늄 합금으로부터 약 625℃에서 CVD에 의해 약 5nm 내지 10nm 범위의 두께(WB)로 성장된다. 이들 두께는 설계규칙에 따라 상기 바람직한 범위를 넘어 달라질 수 있다. 바람직한 실시예에서, 베이스 영역(120)의 실리콘 게르마늄 합금 내의 게르마늄 농도는 약 5% 내지 40% 범위일 수 있다. 그러나, 특히 잇점있는 실시예에서, 베이스 영역(120) 내의 게르마늄의 농도는 약 30%이다. 다른 잇점있는 실시예에서, 베이스 영역(120)은 약 18nm의 두께로 에피택셜 성장된다.
인듐을 헤테로접합 바이폴라 트랜지스터에 첨가함으로써, 콜렉터 전류 및 공통-에미터 트랜지스터 이득이 증가하고, 콜렉터 전류 포화특성이 우수해지며 베이스에 보론만이 도핑되는 트랜지스터에 비해 얼리 전압이 증가하게 되는 것으로 여겨진다. 더욱이, 인듐의 사용으로 역 바이어스된 콜렉터-베이스 접합의 공핍영역이 트랜지스터 영역으로 확산하는 것, 즉 베이스-폭 변조(얼리 전압이 증가하는 것과 동일한)가 최소화될 것으로 여겨진다.
실리콘 기판에 인듐을 도핑할 때, 인듐은 실리콘 기판 내에 자연적인 농도 분포를 얻는다. 인듐은 베이스(20)의 물질이 에피택셜로 성장됨과 동시에 포함되기 때문에, 실리콘 결정구조에 거의 혹은 전혀 손상을 입히지 않는다. 따라서, 트랜지스터 소자를 어닐링할 필요가 없다. 따라서, 종래 기술의 소자에서 통상 행해지는 고온 어닐링은 본 발명에서는 필요하지 않다. 그러므로, 베이스(120) 내에 자연 인듐 농도 분포에 악영향을 미치지 않는다.
다음으로부터, 동일한 에미터 프로파일 및 베이스 프로파일을 갖는 2개의 헤테로접합 바이폴라 트랜지스터에 있어서, 인듐이 도핑된 베이스를 갖는 구조는 보론이 도핑된 베이스에 비해, 얼리 전압(VA)에 대한 대가를 치루지 않고, 이득(hfe) 및 콜렉터 전류(Ic)가 높을 것으로 여겨진다. 더구나, 동일한 콜렉터 전류(Ic) 및 이득(hfe)를 갖는 2개의 헤테로접합 바이폴라 구조에 있어서, 베이스 도펀트로서 인듐(보론과 반대되는)을 사용하는 구조는 훨씬 큰 얼리 전압(VA)을 가질 것임을 보이도록 하겠다.
베이스 폭(WB) 및 베이스 억셉터 도핑(NB)을 갖는 트랜지스터에 대하여, 얼리 전압은,
이다.
트랜지스터 콜렉터 전류(IC)는
이며, 여기서, q, A, nib, D는 상수이며, VBE는 인가된 전압이다. 적분
은 감멜 수이며, 여기서 p는 준-중화 베이스 내의 정공 농도이다. 그럼므로, 콜렉터 전류는 감멜수의 감소 즉, 적분된 준-중화 베이스내의 정공 농도의 감소에 의해 증가된다. 전형적인 온도에서, 가전자대부터 억셉터 상태 45 meV를 갖는 보론이 베이스 도펀트일 때, 이들 억셉터 상태 전부는 전형적인 작용 온도에서 이온화되며 정공농도는 도핑과 같다. 즉 p
NB 이다. 베이스 도펀트로서 보론인 경우, 콜렉터 전류는 베이스 도핑에 역비례한다.
베이스 전류는 다음에 의해 주어진다(베이스 전류는 에미터로 정공주입에 기인하는 최근의 트랜지스터가고 할 때).
여기서, 에미터 폭(WE)이 정공 확산길이(LE)보다 큰지 여부에 의존하여 XE=W
E 또는 XE=LE이다. 본 목적을 위해서 이를 상수로 유지한다.
바이폴라 이득은
이며, 여기서 베이스 도펀트는 보론이다.
인듐이 베이스 도펀트로서 사용된다면, 식(2)는 여전히 성립한다.
[수학식 2]
그러나, p≠NB이며, 사실 p<<NB이다. 이것은 인듐 억셉터 상태가 가전자대 이상의 156meV이며 실온에서 완전히 이온화하지 않기 때문이다.
준 중화 베이스, p=N- 이온화된 억셉터인 경우 식(6)은 p의 2차식으로 정리되고, 그 해는,
이며, 여기서 NV=1.02 x 1019cm-3, g=4, 
EIN = 0.156eV, NB=베이스 도핑이다. NB=5 x 1018cm-3의 경우(매우 고농도의 베이스 도핑) p
1.7 x 1017 cm-3이므로 p<<NB이다. 이에 따라, 인듐이 도핑된 베이스의 경우 IC는 보론이 도핑된 베이스에 비해 훨씬 크게 되는데, 식(2), (3) 및 (8)를 참조할 수 있다.
트랜지스터 이득 hfe에 대해서:
이며, 두 경우 모두 IB는 동일하며,
hfE(인듐) >> hfE(보론)이다.
다음 식은 이들 소자들이 거의 동일한 얼리 전압을 갖게 될 것임을 보일 것이다. 보론 및 인듐이 도핑된 베이스에 대한 얼리 전압은 얼리 전압이 콜렉터-베이스 접합의 역바이어스된 특성에 의존하기 때문에 실질적으로 동일하다. 접합이 역으로 바이어스될 때, 접합영역은 캐리어들(정공 및 전자)로부터 공핍된다. 식(6)을 사용하여
은 N-=NB로 되어
로 된다.
따라서, 일정한 얼리 전압 VA에 대해 hfe는 인듐을 사용하여 증가될 수 있다.
동일한 이득(hfe)를 갖는 2개의 소자(하나는 인듐 베이스, 다른 하나는 보론 베이스를 갖는 것)에서 인듐 베이스를 갖는 소자가 훨씬 큰 VA를 갖는다는 것을 보이도록 하겠다. WB이 일정하고 에미터 프로파일이 동일하다고 하면,
이 되며, NB(보론)<<NB(인듐)이다. 즉, 동일한 이득을 얻기 위해서, 인듐 베이스는 훨씬 더 높게 도핑될 수 있다. 그러면,
이 된다.
이 분석에서, 베이스에서 밴드갭이 좁아지는 것은 무시되었다.
요약하여, npn 바이폴라 트랜지스터 p-베이스 영역에 대한 억셉터 도펀트로서 인듐을 사용함으로써 다음과 같은 장점을 갖는다.
(1) 인듐은 보론(종래의 베이스 도펀트)보다 훨씬 늦게 확산하기 때문에, 더욱 좁은 베이스폭(WB), 따라서 매우 개선된 베이스 천이시간 및 ft을 갖는 트랜지스터를 제조하는 것이 가능하다.
(2) 보론에 비해 인듐은 더 큰 억셉터 레벨을 갖는다. 인듐의 이러한 특성은 준-중화 베이스에서 감소된 감멜 수를 얻는데 사용되며, 이때 베이스는 인듐 억셉터 상태의 완전한 이온화가 공핍영역에서 이루어지기 때문에 펀치스로가 될 수 없다. 이때문에 보론이 도핑된 베이스 구조에 비해 hfc x VA(이득-얼리 전압)이 개선된다.
도 3에서, 잇점있는 실시예에서, 도핑된 베이스(120)의 형성후에, 에미터(130)는 에피택셜로 형성된다. 에미터(130)는 바람직하게 약 1018cm-3의 레벨로 n형 도펀트로 도핑된 실리콘층이다. 에미터 실리콘층(130) 형성을 완료하였을 때, 인 시튜(in situ) n+ 도핑된 폴리실리콘 접촉 또는 고농도로 도핑된 n+ 에피택셜층(200)이 에미터층(130)상에 형성된다. 이 폴리실리콘 접촉 또는 고농도로 도핑된 n+ 에피택셜층(200)은 부가적으로 약 1020cm-3 이상의 농도로 도핑된다.
도 1에서, 이 분야에 숙련된 자는 에미터, 베이스 및 콜렉터 접촉(130, 120, 170, 180) 각각 및 유전층(190)을 형성하는데 사용되는 종래의 방법을 잘 알고 있다. 따라서, npn 헤테로구조 바이폴라 트랜지스터는 소자 내에 도핑 분포를 손상시킬 수도 있는 고온 급속 열 어닐링을 할 필요가 없이 CVD나 급속 열 에피택시로 형성되었다.
전술한 바로부터, 본 발명은 헤테로구조 바이폴라 트랜지스터를 제조하는 방법을 제공함을 알 수 있다. 특정한 실시예에서, 상기 방법은 콜렉터를 형성하도록 반도체 기판 내에 n형으로 도핑된 영역을 형성하고, 상기 콜렉터 상에 베이스 영역을 에피텍셜로 형성하고, 베이스 영역을 형성하는 동안 상기 베이스 영역에 인듐을 에피텍셜로 도핑하고, 상기 베이스 영역 상에 에미터 영역을 형성하는 것을 포함한다. 베이스 영역이 급속 열 에피택시(CVD)로 형성될 때, 베이스 영역은 가스상태의 인듐 종류로 도핑된다. 즉, 인듐은 베이스 영역이 형성되고 있을 때 베이스 영역 내에 에피택셜로 포함된다. 인듐 이외에, 베이스 영역은 또한 보론이 에피택셜로 도핑될 수도 있다. 이들 도핑된 베이스 및 에미터는 동일한 에피택셜 공정으로 형성되므로, 종래의 주입공정에 관련한 손상은 없으며, 따라서 손상을 보상하기 위한 고온 어닐링은 필요없다. 베이스는 동시에 도핑되어 형성되므로 공정시간이 절약된다.
본 발명을 상세하게 기술하였지만, 이 분야에 숙련된 자들은 본 발명의 사상 및 범위를 벗어남이 없이, 여러 가지 변경, 대치 및 변화를 행할 수 있음 물론이다.
요약하여, npn 바이폴라 트랜지스터 p-베이스 영역에 대한 억셉터 도펀트로서 인듐을 사용함으로써 다음과 같은 장점을 갖는다.
(1) 인듐은 보론(종래의 베이스 도펀트)보다 훨씬 늦게 확산하기 때문에, 더욱 좁은 베이스폭(WB), 따라서 매우 개선된 베이스 천이시간 및 ft을 갖는 트랜지스터를 제조하는 것이 가능하다.
(2) 보론에 비해 인듐은 더 큰 억셉터 레벨을 갖는다. 인듐의 이러한 특성은 준-중화 베이스에서 감소된 감멜 수를 얻는데 사용되며, 이때 베이스는 인듐 억셉터 상태의 완전한 이온화가 공핍영역에서 이루어지기 때문에 펀치스로가 될 수 없다. 이때문에 보론이 도핑된 베이스 구조에 비해 hfc x VA(이득-얼리 전압)이 개선된다.
도 3에서, 잇점있는 실시예에서, 도핑된 베이스(120)의 형성후에, 에미터(130)는 에피택셜로 형성된다. 에미터(130)는 바람직하게 약 1018cm-3의 레벨로 n형 도펀트로 도핑된 실리콘층이다. 에미터 실리콘층(130) 형성을 완료하였을 때, 인 시튜(in situ) n+ 도핑된 폴리실리콘 접촉 또는 고농도로 도핑된 n+ 에피택셜층(200)이 에미터층(130)상에 형성된다. 이 폴리실리콘 접촉 또는 고농도로 도핑된 n+ 에피택셜층(200)은 부가적으로 약 1020cm-3 이상의 농도로 도핑된다.
도 1에서, 이 분야에 숙련된 자는 에미터, 베이스 및 콜렉터 접촉(130, 120, 170, 180) 각각 및 유전층(190)을 형성하는데 사용되는 종래의 방법을 잘 알고 있다. 따라서, npn 헤테로구조 바이폴라 트랜지스터는 소자 내에 도핑 분포를 손상시킬 수도 있는 고온 급속 열 어닐링을 할 필요가 없이 CVD나 급속 열 에피택시로 형성되었다.
전술한 바로부터, 본 발명은 헤테로구조 바이폴라 트랜지스터를 제조하는 방법을 제공함을 알 수 있다. 특정한 실시예에서, 상기 방법은 콜렉터를 형성하도록 반도체 기판 내에 n형으로 도핑된 영역을 형성하고, 상기 콜렉터 상에 베이스 영역을 에피텍셜로 형성하고, 베이스 영역을 형성하는 동안 상기 베이스 영역에 인듐을 에피텍셜로 도핑하고, 상기 베이스 영역 상에 에미터 영역을 형성하는 것을 포함한다. 베이스 영역이 급속 열 에피택시(CVD)로 형성될 때, 베이스 영역은 가스상태의 인듐 종류로 도핑된다. 즉, 인듐은 베이스 영역이 형성되고 있을 때 베이스 영역 내에 에피택셜로 포함된다. 인듐 이외에, 베이스 영역은 또한 보론이 에피택셜로 도핑될 수도 있다. 이들 도핑된 베이스 및 에미터는 동일한 에피택셜 공정으로 형성되므로, 종래의 주입공정에 관련한 손상은 없으며, 따라서 손상을 보상하기 위한 고온 어닐링은 필요없다. 베이스는 동시에 도핑되어 형성되므로 공정시간이 절약된다.
본 발명을 상세하게 기술하였지만, 이 분야에 숙련된 자들은 본 발명의 사상 및 범위를 벗어남이 없이, 여러 가지 변경, 대치 및 변화를 행할 수 있음 물론이다.
본 발명은 일 실시예에서 헤테로구조의 바이폴라 트랜지스터 제조방법을 제공한다. 종래의 주입 공정에 관련된 손상은 없으며, 따라서 손상을 보상하기 위한 고온 어닐링이 필요하지 않고, 베이스는 동시에 도핑되어 형성될 수 있으므로 공정시간을 줄일 수 있다.
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Claims (21)
- 헤테로구조의 바이폴라 트랜지스터 제조방법에 있어서,반도체 기판에 n형으로 도핑된 콜렉터 영역을 형성하는 단계와,상기 콜렉터 상에 베이스 영역을 에피택셜로 형성하는 단계와,상기 베이스 영역을 형성하는 동안, 상기 베이스 영역에 인듐을 에피택셜로 도핑하는 단계, 및상기 베이스 영역 상에 에미터 영역을 형성하는 단계를 포함하는, 헤테로구조 바이폴라 트랜지스터 제조방법.
- 제 1 항에 있어서,에피택셜로 도핑하는 단계는 상기 베이스 영역에 보론을 에피택셜로 도핑하는 것을 포함하는, 헤테로구조 바이폴라 트랜지스터 제조방법.
- 제 1 항에 있어서,베이스 영역을 에피택셜로 형성하는 단계는 실리콘 및 게르마늄 합금으로부터 상기 베이스 영역을 형성하는 것을 포함하는, 헤테로구조 바이폴라 트랜지스터 제조방법.
- 제 1 항에 있어서,에피택셜로 도핑하는 단계는 약 625℃의 온도에서 도핑하는 것을 포함하는, 헤테로구조 바이폴라 트랜지스터 제조방법.
- 제 1 항에 있어서,베이스 영역을 에피택셜로 형성하는 단계는 상기 베이스 영역을 약 5nm 내지 100nm 범위의 두께로 형성하는 것을 포함하는, 헤테로구조 바이폴라 트랜지스터 제조방법.
- 제 1 항에 있어서,베이스 영역을 에피택셜로 형성하는 단계는 약 5% 내지 40% 범위의 게르마늄 농도로 상기 베이스 영역을 형성하는 것을 포함하는, 헤테로구조 바이폴라 트랜지스터 제조방법.
- 제 6 항에 있어서,베이스 영역을 에피택셜로 형성하는 단계는 약 30%의 게르마늄 농도로 상기 베이스 영역을 형성하는 것을 포함하는, 헤테로구조 바이폴라 트랜지스터 제조방법.
- 제 7 항에 있어서,베이스 영역을 에피택셜로 형성하는 단계는 상기 베이스 영역을 약 18nm의 두께로 형성하는 것을 포함하는, 헤테로구조 바이폴라 트랜지스터 제조방법.
- 제 1 항에 있어서,n형으로 도핑된 콜렉터 영역은, 약 100nm 내지 약 1마이크론 범위의 두께로 상기 n형으로 도핑된 영역을 형성하는 것을 포함하는, 헤테로구조 바이폴라 트랜지스터 제조방법.
- 제 1 항에 있어서,n형으로 도핑된 영역을 형성하는 단계는 (5 x 1015cm-3) 내지 (5 x 1017cm-3)의 도우즈(dose)로 n형 도펀트를 형성하는 것을 포함하는, 헤테로구조 바이폴라 트랜지스터 제조방법.
- 제 1 항에 있어서, 에미터를 형성하는 단계는,상기 베이스 영역 상에 실리콘층을 에피택셜로 형성하는 단계와,상기 실리콘층을 에피택셜로 형성하는 동안 n형 도펀트로 상기 실리콘층에 1018cm-3의 농도로 에피택셜 도핑하는 단계와,상기 n형 도펀트로 상기 실리콘층에 1020cm-3 이상의 농도로 다시 도핑하는 단계, 및상기 실리콘층 상에 금속층을 형성하는 단계를 포함하는, 헤테로구조 바이폴라 트랜지스터 제조방법.
- 헤테로구조 바이폴라 트랜지스터에 있어서,콜렉터를 형성하는 반도체 기판 내의 n으로 도핑된 영역과,상기 콜렉터 상에 배치되고, 인듐이 에피택셜로 포함된, 에피택셜로 형성된 베이스 영역, 및상기 베이스 영역 상에 형성된 에미터 영역을 포함하는, 헤테로구조 바이폴라 트랜지스터.
- 제 12 항에 있어서,상기 베이스 영역은 에피택셜로 함유된 보론을 더 포함하는, 헤테로구조 바이폴라 트랜지스터.
- 제 12 항에 있어서,상기 베이스 영역은 실리콘 및 게르마늄 합금을 더 포함하는, 헤테로구조 바이폴라 트랜지스터.
- 제 12 항에 있어서,상기 인듐은 약 625℃의 온도에서 에피택셜로 형성되는, 헤테로구조 바이폴라 트랜지스터.
- 제 12 항에 있어서,상기 베이스 영역은 약 10nm 내지 약 100nm 범위의 두께를 갖는, 헤테로구조 바이폴라 트랜지스터.
- 제 12 항에 있어서,상기 베이스는 게르마늄을 포함하며 상기 게르마늄의 농도는 약 5% 내지 약 40% 범위에 있는, 헤테로구조 바이폴라 트랜지스터.
- 제 17 항에 있어서,상기 게르마늄의 농도는 약 30%인, 헤테로구조 바이폴라 트랜지스터.
- 제 12 항에 있어서,상기 베이스 영역은 약 18nm의 두께를 갖는, 헤테로구조 바이폴라 트랜지스터.
- 제 12 항에 있어서,상기 도핑된 영역은 약 100nm 내지 1마이크론 범위의 두께를 갖는, 헤테로구조 바이폴라 트랜지스터.
- 제 12 항에 있어서,상기 n으로 도핑된 영역은 약 (5 x 1015cm-3) 내지 약 (5 x 1017cm-3)의 범위의 도펀트 농도를 갖는, 헤테로구조 바이폴라 트랜지스터.
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