JPH11135516A - ヘテロ接合バイポーラトランジスタ及びその製造方法 - Google Patents
ヘテロ接合バイポーラトランジスタ及びその製造方法Info
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- JPH11135516A JPH11135516A JP29672097A JP29672097A JPH11135516A JP H11135516 A JPH11135516 A JP H11135516A JP 29672097 A JP29672097 A JP 29672097A JP 29672097 A JP29672097 A JP 29672097A JP H11135516 A JPH11135516 A JP H11135516A
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Abstract
(57)【要約】
【課題】 ヘテロ接合バイポーラトランジスタ及びその
製造方法に関し、ＩｎＰ／ＩｎＧａＡｓ系ＨＢＴのベー
ス／コレクタ間容量ＣBC或いはエミッタ／ベース間容量
ＣEBを低減する。 【解決手段】 エミッタアップ型ヘテロ接合バイポーラ
トランジスタのコレクタ層１の少なくとも一部をＩｎＰ
層２で構成すると共に、ＩｎＰ層２の一部にベース層４
の形状より後退する後退部１０を設ける。
製造方法に関し、ＩｎＰ／ＩｎＧａＡｓ系ＨＢＴのベー
ス／コレクタ間容量ＣBC或いはエミッタ／ベース間容量
ＣEBを低減する。 【解決手段】 エミッタアップ型ヘテロ接合バイポーラ
トランジスタのコレクタ層１の少なくとも一部をＩｎＰ
層２で構成すると共に、ＩｎＰ層２の一部にベース層４
の形状より後退する後退部１０を設ける。
Description
【０００１】
【発明の属する技術分野】本発明はヘテロ接合バイポー
ラトランジスタ及びその製造方法に関するものであり、
特に、ＩｎＰ／ＩｎＧａＡｓ系ヘテロ接合バイポーラト
ランジスタ（ＨＢＴ）におけるベース／コレクタ間寄生
容量低減の手段或いはエミッタ／ベース間寄生容量低減
の手段に特徴のあるヘテロ接合バイポーラトランジスタ
及びその製造方法に関するものである。
ラトランジスタ及びその製造方法に関するものであり、
特に、ＩｎＰ／ＩｎＧａＡｓ系ヘテロ接合バイポーラト
ランジスタ（ＨＢＴ）におけるベース／コレクタ間寄生
容量低減の手段或いはエミッタ／ベース間寄生容量低減
の手段に特徴のあるヘテロ接合バイポーラトランジスタ
及びその製造方法に関するものである。
【０００２】
【従来の技術】従来、ＧａＡｓやＩｎＧａＡｓ等の電子
移動度の大きなIII-Ｖ族化合物半導体を用いたヘテロ接
合バイポーラトランジスタ等の化合物半導体装置は、高
周波素子或いは高速スイッチング素子として広く用いら
れている。
移動度の大きなIII-Ｖ族化合物半導体を用いたヘテロ接
合バイポーラトランジスタ等の化合物半導体装置は、高
周波素子或いは高速スイッチング素子として広く用いら
れている。
【０００３】しかし、ＧａＡｓ等のIII-Ｖ族化合物半導
体を用いたＨＢＴにおいては、Ｓｉバイポーラトランジ
スタとは異なり、イオン注入技術が発達していないた
め、イオン注入法によって高不純物濃度の外部ベース引
出領域を形成することが困難であり、そのため、メサ型
構造を余儀なくされている。
体を用いたＨＢＴにおいては、Ｓｉバイポーラトランジ
スタとは異なり、イオン注入技術が発達していないた
め、イオン注入法によって高不純物濃度の外部ベース引
出領域を形成することが困難であり、そのため、メサ型
構造を余儀なくされている。
【０００４】ここで、図６を参照して、従来のｎｐｎエ
ミッタアップ型のＩｎＰ／ＩｎＧａＡｓ系ＨＢＴを説明
する。 図６参照 まず、半絶縁性ＩｎＰ基板３１上に、有機金属気相成長
法（ＭＯＶＰＥ法）を用いて、ｎ+ 型Ｉｎ0.53Ｇａ0.47
Ａｓサブコレクタ層３２、ｉ型Ｉｎ0.53Ｇａ0. 47Ａｓ真
性コレクタ層３３、ｐ+ 型Ｉｎ0.53Ｇａ0.47Ａｓベース
層３４、ｎ型ＩｎＰエミッタ層３５、ｎ+ 型ＩｎＰ第２
エミッタ層３６、及び、ｎ+ 型Ｉｎ0.53Ｇａ0.47Ａｓキ
ャップ層３７を順次エピタキシャル成長させる。
ミッタアップ型のＩｎＰ／ＩｎＧａＡｓ系ＨＢＴを説明
する。 図６参照 まず、半絶縁性ＩｎＰ基板３１上に、有機金属気相成長
法（ＭＯＶＰＥ法）を用いて、ｎ+ 型Ｉｎ0.53Ｇａ0.47
Ａｓサブコレクタ層３２、ｉ型Ｉｎ0.53Ｇａ0. 47Ａｓ真
性コレクタ層３３、ｐ+ 型Ｉｎ0.53Ｇａ0.47Ａｓベース
層３４、ｎ型ＩｎＰエミッタ層３５、ｎ+ 型ＩｎＰ第２
エミッタ層３６、及び、ｎ+ 型Ｉｎ0.53Ｇａ0.47Ａｓキ
ャップ層３７を順次エピタキシャル成長させる。
【０００５】次いで、ＷＳｉからなるエミッタ電極３８
をマスクとしてｎ+ 型Ｉｎ0.53Ｇａ 0.47Ａｓキャップ層
３７乃至ｎ型ＩｎＰエミッタ層３５をエッチングしてエ
ミッタメサを形成してｐ+ 型Ｉｎ0.53Ｇａ0.47Ａｓベー
ス層３４を露出させ、次いで、ベース電極３９をエミッ
タ電極３８及びエミッタメサにおける段切れを利用して
エミッタ電極３８に対して自己整合的に形成する。
をマスクとしてｎ+ 型Ｉｎ0.53Ｇａ 0.47Ａｓキャップ層
３７乃至ｎ型ＩｎＰエミッタ層３５をエッチングしてエ
ミッタメサを形成してｐ+ 型Ｉｎ0.53Ｇａ0.47Ａｓベー
ス層３４を露出させ、次いで、ベース電極３９をエミッ
タ電極３８及びエミッタメサにおける段切れを利用して
エミッタ電極３８に対して自己整合的に形成する。
【０００６】次いで、ベース電極３９、ｐ+ 型Ｉｎ0.53
Ｇａ0.47Ａｓベース層３４、ｉ型Ｉｎ0.53Ｇａ0.47Ａｓ
真性コレクタ層３３、及び、ｎ+ 型Ｉｎ0.53Ｇａ0.47Ａ
ｓサブコレクタ層３２の一部をエッチングしてベースメ
サを形成し、次いで、フォトレジストパターンを利用し
たリフトオフ法によってコレクタ電極４０を形成するこ
とによってＨＢＴの基本構造が完成する。
Ｇａ0.47Ａｓベース層３４、ｉ型Ｉｎ0.53Ｇａ0.47Ａｓ
真性コレクタ層３３、及び、ｎ+ 型Ｉｎ0.53Ｇａ0.47Ａ
ｓサブコレクタ層３２の一部をエッチングしてベースメ
サを形成し、次いで、フォトレジストパターンを利用し
たリフトオフ法によってコレクタ電極４０を形成するこ
とによってＨＢＴの基本構造が完成する。
【０００７】この様な電子デバイスにとって、寄生抵抗
の低減は素子の高性能化にとって本質的な問題となる
が、真性な速度性能が高いＩｎＰ／ＩｎＧａＡｓ系ＨＢ
Ｔにおいては、ベース／コレクタ間容量やエミッタ／ベ
ース間容量等の寄生容量や抵抗の影響をより受けやすく
なる。
の低減は素子の高性能化にとって本質的な問題となる
が、真性な速度性能が高いＩｎＰ／ＩｎＧａＡｓ系ＨＢ
Ｔにおいては、ベース／コレクタ間容量やエミッタ／ベ
ース間容量等の寄生容量や抵抗の影響をより受けやすく
なる。
【０００８】例えば、ＨＢＴの動作特性を表す指標とな
る最大発振周波数ｆmax は、ｆT を遮断周波数、ＲB を
ベース抵抗、ＣBCをベース／コレクタ間容量とすると、 ｆmax ＝｛ｆT ／（８πＲB ・ＣBC）｝1/2 で表され、ベース抵抗ＲB が小さいほど、且つ、寄生容
量となるベース／コレクタ間容量ＣBCが小さいほど、最
大発振周波数ｆmax を大きくすることができる。
る最大発振周波数ｆmax は、ｆT を遮断周波数、ＲB を
ベース抵抗、ＣBCをベース／コレクタ間容量とすると、 ｆmax ＝｛ｆT ／（８πＲB ・ＣBC）｝1/2 で表され、ベース抵抗ＲB が小さいほど、且つ、寄生容
量となるベース／コレクタ間容量ＣBCが小さいほど、最
大発振周波数ｆmax を大きくすることができる。
【０００９】したがって、最大発振周波数ｆmax を大き
くするためにはベース／コレクタ間容量ＣBCを小さくす
る必要があり、ＧａＡｓ系ＨＢＴにおいては、そのため
にベース引出電極の直下に酸素等をイオン注入して不活
性化することが行われている。
くするためにはベース／コレクタ間容量ＣBCを小さくす
る必要があり、ＧａＡｓ系ＨＢＴにおいては、そのため
にベース引出電極の直下に酸素等をイオン注入して不活
性化することが行われている。
【００１０】
【発明が解決しようとする課題】しかし、ＩｎＰ／Ｉｎ
ＧａＡｓ系ＨＢＴの場合、ＧａＡｓ系半導体装置に比べ
てイオン注入技術が未発達であり、ベース引出電極直下
のコレクタ層（コレクタアップ型の場合には、エミッタ
層）を十分不活性化することができず、したがって、ベ
ース／コレクタ間容量ＣBC或いはエミッタ／ベース間容
量ＣEBを十分低減することができなかった。
ＧａＡｓ系ＨＢＴの場合、ＧａＡｓ系半導体装置に比べ
てイオン注入技術が未発達であり、ベース引出電極直下
のコレクタ層（コレクタアップ型の場合には、エミッタ
層）を十分不活性化することができず、したがって、ベ
ース／コレクタ間容量ＣBC或いはエミッタ／ベース間容
量ＣEBを十分低減することができなかった。
【００１１】したがって、本発明は、ＩｎＰ／ＩｎＧａ
Ａｓ系ＨＢＴのベース／コレクタ間容量ＣBC或いはエミ
ッタ／ベース間容量ＣEBを低減することを目的とする。
Ａｓ系ＨＢＴのベース／コレクタ間容量ＣBC或いはエミ
ッタ／ベース間容量ＣEBを低減することを目的とする。
【００１２】
【課題を解決するための手段】図１は本発明の原理的構
成の説明図であり、この図１を参照して本発明における
課題を解決するための手段を説明する。なお、図１
（ａ）は、ベース電極の形状を示す平面図であり、ま
た、図１（ｂ）は図１（ａ）のＡ−Ａ′を結ぶ一点鎖線
に沿った概略的断面図である。 図１（ａ）及び（ｂ）参照 （１）本発明は、ヘテロ接合バイポーラトランジスタに
おいて、エミッタアップ型ヘテロ接合バイポーラトラン
ジスタのコレクタ層１の少なくとも一部をＩｎＰ層２で
構成すると共に、ＩｎＰ層２の一部にベース層４の形状
より後退する後退部１０を設けたことを特徴とする。
成の説明図であり、この図１を参照して本発明における
課題を解決するための手段を説明する。なお、図１
（ａ）は、ベース電極の形状を示す平面図であり、ま
た、図１（ｂ）は図１（ａ）のＡ−Ａ′を結ぶ一点鎖線
に沿った概略的断面図である。 図１（ａ）及び（ｂ）参照 （１）本発明は、ヘテロ接合バイポーラトランジスタに
おいて、エミッタアップ型ヘテロ接合バイポーラトラン
ジスタのコレクタ層１の少なくとも一部をＩｎＰ層２で
構成すると共に、ＩｎＰ層２の一部にベース層４の形状
より後退する後退部１０を設けたことを特徴とする。
【００１３】この様に、コレクタを構成するＩｎＰ層２
の一部にベース層４の形状より後退する後退部１０を設
けることによって、イオン注入法を用いることなく、ベ
ース引出領域に伴うベース／コレクタ間容量ＣBCを十分
低減することができる。なお、この場合のＩｎＰ層２
は、コレクタ層１の一部を構成するものでも、或いは、
コレクタ層１の全体を構成するものであっても良い。
の一部にベース層４の形状より後退する後退部１０を設
けることによって、イオン注入法を用いることなく、ベ
ース引出領域に伴うベース／コレクタ間容量ＣBCを十分
低減することができる。なお、この場合のＩｎＰ層２
は、コレクタ層１の一部を構成するものでも、或いは、
コレクタ層１の全体を構成するものであっても良い。
【００１４】（２）また、本発明は、上記（１）におい
て、ＩｎＰ層２とベース層４との間に少なくともＩｎＧ
ａＡｓ層３を介在させたことを特徴とする。
て、ＩｎＰ層２とベース層４との間に少なくともＩｎＧ
ａＡｓ層３を介在させたことを特徴とする。
【００１５】この様に、ＩｎＰ層２とベース層４との間
に、ＩｎＰ層２よりも禁制帯幅の小さなＩｎＧａＡｓ層
３を介在させることによって、エミッタ層５から注入さ
れたキャリアに対するベース／コレクタ接合のバリアの
実効的高さを低くすることができ、それによって、キャ
リアの到達効率を高めることができる。
に、ＩｎＰ層２よりも禁制帯幅の小さなＩｎＧａＡｓ層
３を介在させることによって、エミッタ層５から注入さ
れたキャリアに対するベース／コレクタ接合のバリアの
実効的高さを低くすることができ、それによって、キャ
リアの到達効率を高めることができる。
【００１６】（３）また、本発明は、上記（２）におい
て、ＩｎＰ層２とＩｎＧａＡｓ層３との間に、両者の中
間の禁制帯幅を有するＩｎＧａＡｓＰ層を介在させたこ
とを特徴とする。
て、ＩｎＰ層２とＩｎＧａＡｓ層３との間に、両者の中
間の禁制帯幅を有するＩｎＧａＡｓＰ層を介在させたこ
とを特徴とする。
【００１７】この様に、ＩｎＰ層２とＩｎＧａＡｓ層３
との間に、両者の中間の禁制帯幅を有するＩｎＧａＡｓ
Ｐ層を介在させることによって、エミッタ層５から注入
されたキャリアに対するベース／コレクタ接合のバリア
の実効的高さをより低くすることができ、キャリアの到
達効率をより高めることができる。
との間に、両者の中間の禁制帯幅を有するＩｎＧａＡｓ
Ｐ層を介在させることによって、エミッタ層５から注入
されたキャリアに対するベース／コレクタ接合のバリア
の実効的高さをより低くすることができ、キャリアの到
達効率をより高めることができる。
【００１８】（４）また、本発明は、ヘテロ接合バイポ
ーラトランジスタにおいて、コレクタアップ型ヘテロ接
合バイポーラトランジスタのエミッタ層５の少なくとも
一部をＩｎＰ層６で構成すると共に、ＩｎＰ層６の一部
にベース層４の形状より後退する後退部を設けたことを
特徴とする。
ーラトランジスタにおいて、コレクタアップ型ヘテロ接
合バイポーラトランジスタのエミッタ層５の少なくとも
一部をＩｎＰ層６で構成すると共に、ＩｎＰ層６の一部
にベース層４の形状より後退する後退部を設けたことを
特徴とする。
【００１９】この様に、エミッタを構成するＩｎＰ層６
の一部にベース層４の形状より後退する後退部を設ける
ことによって、イオン注入法を用いることなく、ベース
引出領域に伴うエミッタ／ベース間容量ＣEBを十分低減
することができる。なお、この場合のＩｎＰ層６は、エ
ミッタ層５の一部を構成するものでも、或いは、エミッ
タ層５の全体を構成するものであっても良い。
の一部にベース層４の形状より後退する後退部を設ける
ことによって、イオン注入法を用いることなく、ベース
引出領域に伴うエミッタ／ベース間容量ＣEBを十分低減
することができる。なお、この場合のＩｎＰ層６は、エ
ミッタ層５の一部を構成するものでも、或いは、エミッ
タ層５の全体を構成するものであっても良い。
【００２０】（５）また、本発明は、上記（１）乃至
（４）のいずれかにおいて、後退部１０が設けられた領
域のベースメサ９の側面が、｛０１０｝面によって構成
されることを特徴とする。
（４）のいずれかにおいて、後退部１０が設けられた領
域のベースメサ９の側面が、｛０１０｝面によって構成
されることを特徴とする。
【００２１】この様に、ベースメサ９の側面の一部を
｛０１０｝面によって構成することによって、｛０１
０｝面によって構成される領域のみを選択に除去して後
退部１０を構成することができる。
｛０１０｝面によって構成することによって、｛０１
０｝面によって構成される領域のみを選択に除去して後
退部１０を構成することができる。
【００２２】なお、この場合の｛０１０｝面とは、（０
１０）面だけではなく、（００１）面、（０−１０）
面、或いは、（００−１）面等の（０１０）面と結晶学
的に等価な全ての面を意味するものであり、通常は、成
長基板の主面を｛１００｝面と表示しているので、ベー
スメサ９の側面を｛０１０｝面とするものである。ま
た、本明細書においては、明細書作成の便宜上、“１バ
ー”で表記されるべき指数を“−１”で表記する。
１０）面だけではなく、（００１）面、（０−１０）
面、或いは、（００−１）面等の（０１０）面と結晶学
的に等価な全ての面を意味するものであり、通常は、成
長基板の主面を｛１００｝面と表示しているので、ベー
スメサ９の側面を｛０１０｝面とするものである。ま
た、本明細書においては、明細書作成の便宜上、“１バ
ー”で表記されるべき指数を“−１”で表記する。
【００２３】（６）また、本発明は、ヘテロ接合バイポ
ーラトランジスタの製造方法において、エミッタアップ
型ヘテロ接合バイポーラトランジスタのコレクタ層１の
少なくとも一部をＩｎＰ層２で構成すると共に、ＩｎＰ
層２の一部のみがベース層４の形状より後退するように
エッチングして後退部１０を形成することを特徴とす
る。
ーラトランジスタの製造方法において、エミッタアップ
型ヘテロ接合バイポーラトランジスタのコレクタ層１の
少なくとも一部をＩｎＰ層２で構成すると共に、ＩｎＰ
層２の一部のみがベース層４の形状より後退するように
エッチングして後退部１０を形成することを特徴とす
る。
【００２４】この様に、コレクタ層１の少なくとも一部
をＩｎＰ層２で構成し、ＩｎＰ層２の特定の結晶面を優
先的にエッチングするエッチング液を用いてエッチング
することによって、ＩｎＰ層２の一部のみをベース層４
の形状より後退するようにエッチングして後退部１０を
再現性良く形成することができる。
をＩｎＰ層２で構成し、ＩｎＰ層２の特定の結晶面を優
先的にエッチングするエッチング液を用いてエッチング
することによって、ＩｎＰ層２の一部のみをベース層４
の形状より後退するようにエッチングして後退部１０を
再現性良く形成することができる。
【００２５】（７）また、本発明は、上記（６）におい
て、ＩｎＰ層２とベース層４との間に少なくともＩｎＧ
ａＡｓ層３を介在させたことを特徴とする。
て、ＩｎＰ層２とベース層４との間に少なくともＩｎＧ
ａＡｓ層３を介在させたことを特徴とする。
【００２６】（８）また、本発明は、上記（７）におい
て、ＩｎＰ層２とＩｎＧａＡｓ層３との間に、両者の中
間の禁制帯幅を有するＩｎＧａＡｓＰ層を介在させたこ
とを特徴とする。
て、ＩｎＰ層２とＩｎＧａＡｓ層３との間に、両者の中
間の禁制帯幅を有するＩｎＧａＡｓＰ層を介在させたこ
とを特徴とする。
【００２７】（９）また、本発明は、ヘテロ接合バイポ
ーラトランジスタにおいて、コレクタアップ型ヘテロ接
合バイポーラトランジスタのエミッタ層５の少なくとも
一部をＩｎＰ層６で構成すると共に、ＩｎＰ層６の一部
のみがベース層４の形状より後退するようにエッチング
して後退部を形成することを特徴とする。
ーラトランジスタにおいて、コレクタアップ型ヘテロ接
合バイポーラトランジスタのエミッタ層５の少なくとも
一部をＩｎＰ層６で構成すると共に、ＩｎＰ層６の一部
のみがベース層４の形状より後退するようにエッチング
して後退部を形成することを特徴とする。
【００２８】この様に、エミッタ層５の少なくとも一部
をＩｎＰ層６で構成し、ＩｎＰ層６の特定の結晶面を優
先的にエッチングするエッチング液を用いてエッチング
することによって、ＩｎＰ層６の一部のみをベース層４
の形状より後退するようにエッチングして後退部を制御
性良く形成することができる。
をＩｎＰ層６で構成し、ＩｎＰ層６の特定の結晶面を優
先的にエッチングするエッチング液を用いてエッチング
することによって、ＩｎＰ層６の一部のみをベース層４
の形状より後退するようにエッチングして後退部を制御
性良く形成することができる。
【００２９】（１０）また、本発明は、上記（６）乃至
（９）のいずれかにおいて、ベース電極８の形状を、ベ
ースメサ９の側面の一部が｛０１０｝面によって構成さ
れるように成形し、後退部１０を｛０１０｝面を形成し
た領域に形成することを特徴とする。
（９）のいずれかにおいて、ベース電極８の形状を、ベ
ースメサ９の側面の一部が｛０１０｝面によって構成さ
れるように成形し、後退部１０を｛０１０｝面を形成し
た領域に形成することを特徴とする。
【００３０】この様に、ベース電極８の形状を、ベース
メサ９の側面の一部が｛０１０｝面によって構成される
ように成形することによって、ＩｎＰ層２の｛０１０｝
面を優先的にエッチングするエッチング液、例えば、Ｈ
Ｃｌ＋Ｈ3 ＰＯ4 からなるエッチング液を用いることに
よって、後退部１０を｛０１０｝面を形成した領域に制
御性良く形成することができる。
メサ９の側面の一部が｛０１０｝面によって構成される
ように成形することによって、ＩｎＰ層２の｛０１０｝
面を優先的にエッチングするエッチング液、例えば、Ｈ
Ｃｌ＋Ｈ3 ＰＯ4 からなるエッチング液を用いることに
よって、後退部１０を｛０１０｝面を形成した領域に制
御性良く形成することができる。
【００３１】
【発明の実施の形態】ここで、図２乃至図４を参照し
て、本発明の第１の実施の形態の製造工程を説明する。
なお、図３（ｃ）及び図４（ｅ）は、夫々ベース電極の
形状を示す平面図であり、また、図３（ｄ）及び図４
（ｆ）は、夫々図３（ｃ）及び図４（ｅ）のＡ−Ａ′を
結ぶ一点鎖線に沿った概略的断面図である。
て、本発明の第１の実施の形態の製造工程を説明する。
なお、図３（ｃ）及び図４（ｅ）は、夫々ベース電極の
形状を示す平面図であり、また、図３（ｄ）及び図４
（ｆ）は、夫々図３（ｃ）及び図４（ｅ）のＡ−Ａ′を
結ぶ一点鎖線に沿った概略的断面図である。
【００３２】図２（ａ）及び（ｂ）参照 まず、〈０−１−１〉方向にオリエンテーションフラッ
トを設けた（１００）面を主面とする半絶縁性ＩｎＰ基
板１１上に、ＭＯＶＰＥ法を用いて、厚さ及び不純物濃
度が、例えば、３５０ｎｍ及び１×１０19ｃｍ-3のｎ+
型ＩｎＧａＡｓサブコレクタ層１２、厚さが、例えば、
２００ｎｍでアンドープのｉ型ＩｎＰコレクタ層１３、
厚さが、例えば、１００ｎｍでアンドープのｉ型ＩｎＧ
ａＡｓコレクタ層１４、厚さ及び不純物濃度が、例え
ば、５０ｎｍ及び３×１０19ｃｍ-3のｐ+ 型ＩｎＧａＡ
ｓベース層１５、厚さ及び不純物濃度が、例えば、５０
ｎｍ及び３×１０17ｃｍ-3のｎ型ＩｎＰエミッタ層１
６、厚さ及び不純物濃度が、例えば、２５ｎｍ及び５×
１０18ｃｍ-3のｎ+ 型ＩｎＰ第２エミッタ層１７、及
び、厚さ及び不純物濃度が、例えば、５０ｎｍ及び１×
１０19ｃｍ-3のｎ+ 型ＩｎＧａＡｓキャップ層１８を順
次成長させる。
トを設けた（１００）面を主面とする半絶縁性ＩｎＰ基
板１１上に、ＭＯＶＰＥ法を用いて、厚さ及び不純物濃
度が、例えば、３５０ｎｍ及び１×１０19ｃｍ-3のｎ+
型ＩｎＧａＡｓサブコレクタ層１２、厚さが、例えば、
２００ｎｍでアンドープのｉ型ＩｎＰコレクタ層１３、
厚さが、例えば、１００ｎｍでアンドープのｉ型ＩｎＧ
ａＡｓコレクタ層１４、厚さ及び不純物濃度が、例え
ば、５０ｎｍ及び３×１０19ｃｍ-3のｐ+ 型ＩｎＧａＡ
ｓベース層１５、厚さ及び不純物濃度が、例えば、５０
ｎｍ及び３×１０17ｃｍ-3のｎ型ＩｎＰエミッタ層１
６、厚さ及び不純物濃度が、例えば、２５ｎｍ及び５×
１０18ｃｍ-3のｎ+ 型ＩｎＰ第２エミッタ層１７、及
び、厚さ及び不純物濃度が、例えば、５０ｎｍ及び１×
１０19ｃｍ-3のｎ+ 型ＩｎＧａＡｓキャップ層１８を順
次成長させる。
【００３３】なお、この場合の各ＩｎＧａＡｓ層の組成
はＩｎＰに格子整合するＩｎ0.53Ｇａ0.47Ａｓであり、
また、ｉ型ＩｎＧａＡｓ（Ｉｎ0.53Ｇａ0.47Ａｓ）コレ
クタ層１４を介在させることによって、ベース／コレク
タ接合に形成される電子に対するバリアの実効的な高さ
を低減することができる。
はＩｎＰに格子整合するＩｎ0.53Ｇａ0.47Ａｓであり、
また、ｉ型ＩｎＧａＡｓ（Ｉｎ0.53Ｇａ0.47Ａｓ）コレ
クタ層１４を介在させることによって、ベース／コレク
タ接合に形成される電子に対するバリアの実効的な高さ
を低減することができる。
【００３４】次いで、エミッタ電極１９となる厚さが、
例えば、４００ｎｍのＷＳｉ層を堆積させたのち、ＷＳ
ｉ層をエッチングしてエミッタ電極１９を形成し、次い
で、Ｈ3 ＰＯ4 ：Ｈ2 Ｏ2 ：Ｈ2 Ｏからなるエチャント
を用いて、エミッタ電極１９をマスクとしてｎ+ 型Ｉｎ
ＧａＡｓキャップ層１８をエッチングし、次いで、ＨＣ
ｌ：Ｈ3 ＰＯ4 からなるエッチャントを用いて、ｎ+ 型
ＩｎＰ第２エミッタ層１７及びｎ型ＩｎＰエミッタ層１
６をエッチングしてエミッタメサ２０を形成する。
例えば、４００ｎｍのＷＳｉ層を堆積させたのち、ＷＳ
ｉ層をエッチングしてエミッタ電極１９を形成し、次い
で、Ｈ3 ＰＯ4 ：Ｈ2 Ｏ2 ：Ｈ2 Ｏからなるエチャント
を用いて、エミッタ電極１９をマスクとしてｎ+ 型Ｉｎ
ＧａＡｓキャップ層１８をエッチングし、次いで、ＨＣ
ｌ：Ｈ3 ＰＯ4 からなるエッチャントを用いて、ｎ+ 型
ＩｎＰ第２エミッタ層１７及びｎ型ＩｎＰエミッタ層１
６をエッチングしてエミッタメサ２０を形成する。
【００３５】図３（ｃ）参照 次いで、ベース引出領域の辺が〈０１０〉方向及び〈０
０１〉方向となり、且つ、他の辺が〈０１−１〉方向、
〈０−１−１〉方向、及び、〈０−１１〉方向となる５
角形の開口部を有するレジストマスク（図示せず）を設
けたのち、ベース電極２１となるＰｔ／Ｔｉ／Ｐｔ／Ａ
ｕ多層導電体膜を蒸着し、レジストマスク及びエミッタ
電極１９を利用したリフトオフ法によって、エミッタ電
極１９に対して自己整合的にベース電極２１を形成す
る。
０１〉方向となり、且つ、他の辺が〈０１−１〉方向、
〈０−１−１〉方向、及び、〈０−１１〉方向となる５
角形の開口部を有するレジストマスク（図示せず）を設
けたのち、ベース電極２１となるＰｔ／Ｔｉ／Ｐｔ／Ａ
ｕ多層導電体膜を蒸着し、レジストマスク及びエミッタ
電極１９を利用したリフトオフ法によって、エミッタ電
極１９に対して自己整合的にベース電極２１を形成す
る。
【００３６】図３（ｄ）参照 次いで、レジストマスク２２を用いてエミッタ／ベース
界面を被覆保護したのち、Ｈ3 ＰＯ4 ：Ｈ2 Ｏ2 ：Ｈ2
Ｏからなるエチャントを用いて、ベース電極２１をマス
クとして、ｐ+ 型ＩｎＧａＡｓベース層１５及びｉ型Ｉ
ｎＧａＡｓコレクタ層１４をエッチングしてベースメサ
２３の一部を形成する。
界面を被覆保護したのち、Ｈ3 ＰＯ4 ：Ｈ2 Ｏ2 ：Ｈ2
Ｏからなるエチャントを用いて、ベース電極２１をマス
クとして、ｐ+ 型ＩｎＧａＡｓベース層１５及びｉ型Ｉ
ｎＧａＡｓコレクタ層１４をエッチングしてベースメサ
２３の一部を形成する。
【００３７】図４（ｅ）及び（ｆ）参照 次いで、ＨＣｌ：Ｈ3 ＰＯ4 からなるエチャントを用い
て、ベース電極２１をマスクとして、ｉ型ＩｎＰコレク
タ層１３をエッチングしてベースメサ２３を形成する。
て、ベース電極２１をマスクとして、ｉ型ＩｎＰコレク
タ層１３をエッチングしてベースメサ２３を形成する。
【００３８】この場合、ＨＣｌ：Ｈ3 ＰＯ4 からなるエ
チャントは、ＩｎＰの｛０１０｝面、即ち、露出してい
る主面としての（１００）面、ベースメサ２３の側面を
構成する（０１０）面及び（００１）面を優先的にエッ
チングするので、ベース引出領域の直下に後退部２４が
形成される。
チャントは、ＩｎＰの｛０１０｝面、即ち、露出してい
る主面としての（１００）面、ベースメサ２３の側面を
構成する（０１０）面及び（００１）面を優先的にエッ
チングするので、ベース引出領域の直下に後退部２４が
形成される。
【００３９】次いで、図示しないものの、レジストマス
ク２２を除去したのち、新たなレジストパターンを利用
したリフトオフ法によってＴｉ／Ｐｔ／Ａｕからなるコ
レクタ電極をｎ+ 型ＩｎＧａＡｓサブコレクタ層１２上
に形成することによってＨＢＴの基本構造が完成する。
ク２２を除去したのち、新たなレジストパターンを利用
したリフトオフ法によってＴｉ／Ｐｔ／Ａｕからなるコ
レクタ電極をｎ+ 型ＩｎＧａＡｓサブコレクタ層１２上
に形成することによってＨＢＴの基本構造が完成する。
【００４０】この様に、本発明の第１の実施の形態にお
いては、コレクタ層の一部をｉ型ＩｎＰコレクタ層１３
で構成し、且つ、ベース電極２１の形状を〔０１０〕方
向、即ち、〈０１０〉方向と結晶学的に等価な方向を含
む５角形状に成形しているので、エッチングの面方位依
存性を利用することによってベース電極２１の直下の一
部、即ち、ベース引出電極の直下に後退部２４を制御性
良く形成することができる。
いては、コレクタ層の一部をｉ型ＩｎＰコレクタ層１３
で構成し、且つ、ベース電極２１の形状を〔０１０〕方
向、即ち、〈０１０〉方向と結晶学的に等価な方向を含
む５角形状に成形しているので、エッチングの面方位依
存性を利用することによってベース電極２１の直下の一
部、即ち、ベース引出電極の直下に後退部２４を制御性
良く形成することができる。
【００４１】したがって、後退部２４によって、イオン
注入法を用いることなく、ベース／コレクタ間容量ＣBC
を十分低減することができるので、ＩｎＰ／ＩｎＧａＡ
ｓ系ＨＢＴの最大発振周波数ｆmax を大きくすることが
できる。
注入法を用いることなく、ベース／コレクタ間容量ＣBC
を十分低減することができるので、ＩｎＰ／ＩｎＧａＡ
ｓ系ＨＢＴの最大発振周波数ｆmax を大きくすることが
できる。
【００４２】なお、この場合には、ｎ型ＩｎＰエミッタ
層１６とｎ+ 型ＩｎＧａＡｓキャップ層１８との間に、
高不純物濃度のｎ+ 型ＩｎＰ第２エミッタ層１７を設け
ているので、伝導帯側において、ｎ+ 型ＩｎＰ第２エミ
ッタ層１７／ｎ+ 型ＩｎＧａＡｓキャップ層１８との間
に形成されるエネルギー不連続ΔＥC によるバリアの厚
さを薄くすることができ、トンネル電流が流れやすくな
るので、エミッタ直列抵抗を小さくすることができる。
層１６とｎ+ 型ＩｎＧａＡｓキャップ層１８との間に、
高不純物濃度のｎ+ 型ＩｎＰ第２エミッタ層１７を設け
ているので、伝導帯側において、ｎ+ 型ＩｎＰ第２エミ
ッタ層１７／ｎ+ 型ＩｎＧａＡｓキャップ層１８との間
に形成されるエネルギー不連続ΔＥC によるバリアの厚
さを薄くすることができ、トンネル電流が流れやすくな
るので、エミッタ直列抵抗を小さくすることができる。
【００４３】次に、図５を参照して、本発明の第２の実
施の形態を説明するが、ｉ型ＩｎＰコレクタ層１３とｉ
型ＩｎＧａＡｓコレクタ層１４との間に２層のｉ型Ｉｎ
ＧａＡｓＰ層を設ける以外は上記の第１の実施の形態と
同様である。なお、図５（ａ）は、ベース電極の形状を
示す平面図であり、また、図５（ｂ）は、図５（ａ）の
Ａ−Ａ′を結ぶ一点鎖線に沿った概略的断面図である。
施の形態を説明するが、ｉ型ＩｎＰコレクタ層１３とｉ
型ＩｎＧａＡｓコレクタ層１４との間に２層のｉ型Ｉｎ
ＧａＡｓＰ層を設ける以外は上記の第１の実施の形態と
同様である。なお、図５（ａ）は、ベース電極の形状を
示す平面図であり、また、図５（ｂ）は、図５（ａ）の
Ａ−Ａ′を結ぶ一点鎖線に沿った概略的断面図である。
【００４４】図５（ａ）及び（ｂ）参照 まず、〈０−１−１〉方向にオリエンテーションフラッ
トを設けた（１００）面を主面とする半絶縁性ＩｎＰ基
板１１上に、ＭＯＶＰＥ法を用いて、厚さ及び不純物濃
度が、例えば、３５０ｎｍ及び１×１０19ｃｍ-3のｎ+
型ＩｎＧａＡｓサブコレクタ層１２、厚さが、例えば、
２００ｎｍでアンドープのｉ型ＩｎＰコレクタ層１３、
厚さが、例えば、２０ｎｍでアンドープの１．０ｅＶ組
成のｉ型ＩｎＧａＡｓＰ層２５、厚さが、例えば、２０
ｎｍでアンドープの０．８２ｅＶ組成のｉ型ＩｎＧａＡ
ｓＰ層２６、厚さが、例えば、６０ｎｍでアンドープの
ｉ型ＩｎＧａＡｓコレクタ層１４、厚さ及び不純物濃度
が、例えば、５０ｎｍ及び３×１０19ｃｍ-3のｐ+ 型Ｉ
ｎＧａＡｓベース層１５、厚さ及び不純物濃度が、例え
ば、５０ｎｍ及び３×１０17ｃｍ-3のｎ型ＩｎＰエミッ
タ層１６、厚さ及び不純物濃度が、例えば、２５ｎｍ及
び５×１０18ｃｍ-3のｎ+ 型ＩｎＰ第２エミッタ層１
７、及び、厚さ及び不純物濃度が、例えば、５０ｎｍ及
び１×１０19ｃｍ-3のｎ+ 型ＩｎＧａＡｓキャップ層１
８を順次成長させる。
トを設けた（１００）面を主面とする半絶縁性ＩｎＰ基
板１１上に、ＭＯＶＰＥ法を用いて、厚さ及び不純物濃
度が、例えば、３５０ｎｍ及び１×１０19ｃｍ-3のｎ+
型ＩｎＧａＡｓサブコレクタ層１２、厚さが、例えば、
２００ｎｍでアンドープのｉ型ＩｎＰコレクタ層１３、
厚さが、例えば、２０ｎｍでアンドープの１．０ｅＶ組
成のｉ型ＩｎＧａＡｓＰ層２５、厚さが、例えば、２０
ｎｍでアンドープの０．８２ｅＶ組成のｉ型ＩｎＧａＡ
ｓＰ層２６、厚さが、例えば、６０ｎｍでアンドープの
ｉ型ＩｎＧａＡｓコレクタ層１４、厚さ及び不純物濃度
が、例えば、５０ｎｍ及び３×１０19ｃｍ-3のｐ+ 型Ｉ
ｎＧａＡｓベース層１５、厚さ及び不純物濃度が、例え
ば、５０ｎｍ及び３×１０17ｃｍ-3のｎ型ＩｎＰエミッ
タ層１６、厚さ及び不純物濃度が、例えば、２５ｎｍ及
び５×１０18ｃｍ-3のｎ+ 型ＩｎＰ第２エミッタ層１
７、及び、厚さ及び不純物濃度が、例えば、５０ｎｍ及
び１×１０19ｃｍ-3のｎ+ 型ＩｎＧａＡｓキャップ層１
８を順次成長させる。
【００４５】なお、この場合の各ＩｎＧａＡｓ層の組成
もＩｎＰに格子整合するＩｎ0.53Ｇａ0.47Ａｓであり、
また、ｉ型ＩｎＧａＡｓ（Ｉｎ0.53Ｇａ0.47Ａｓ）コレ
クタ層１４、０．８２ｅＶ組成のｉ型ＩｎＧａＡｓＰ層
２６、及び、１．０ｅＶ組成のｉ型ＩｎＧａＡｓＰ層２
５を介在させることによって、ベース／コレクタ接合に
形成される電子に対するバリアの実効的な高さを段階的
に効果的に低減することができる。
もＩｎＰに格子整合するＩｎ0.53Ｇａ0.47Ａｓであり、
また、ｉ型ＩｎＧａＡｓ（Ｉｎ0.53Ｇａ0.47Ａｓ）コレ
クタ層１４、０．８２ｅＶ組成のｉ型ＩｎＧａＡｓＰ層
２６、及び、１．０ｅＶ組成のｉ型ＩｎＧａＡｓＰ層２
５を介在させることによって、ベース／コレクタ接合に
形成される電子に対するバリアの実効的な高さを段階的
に効果的に低減することができる。
【００４６】次いで、エミッタ電極１９となる厚さが、
例えば、４００ｎｍのＷＳｉ層を堆積させたのち、ＷＳ
ｉ層をエッチングしてエミッタ電極１９を形成し、次い
で、Ｈ3 ＰＯ4 ：Ｈ2 Ｏ2 ：Ｈ2 Ｏからなるエチャント
を用いて、エミッタ電極１９をマスクとしてｎ+ 型Ｉｎ
ＧａＡｓキャップ層１８をエッチングし、次いで、ＨＣ
ｌ：Ｈ3 ＰＯ4 からなるエッチャントを用いて、ｎ+ 型
ＩｎＰ第２エミッタ層１７及びｎ型ＩｎＰエミッタ層１
６をエッチングしてエミッタメサ２０を形成する。
例えば、４００ｎｍのＷＳｉ層を堆積させたのち、ＷＳ
ｉ層をエッチングしてエミッタ電極１９を形成し、次い
で、Ｈ3 ＰＯ4 ：Ｈ2 Ｏ2 ：Ｈ2 Ｏからなるエチャント
を用いて、エミッタ電極１９をマスクとしてｎ+ 型Ｉｎ
ＧａＡｓキャップ層１８をエッチングし、次いで、ＨＣ
ｌ：Ｈ3 ＰＯ4 からなるエッチャントを用いて、ｎ+ 型
ＩｎＰ第２エミッタ層１７及びｎ型ＩｎＰエミッタ層１
６をエッチングしてエミッタメサ２０を形成する。
【００４７】次いで、図５（ａ）に示すように、ベース
引出領域の辺が〈０１０〉方向及び〈００１〉方向とな
り、且つ、他の辺が〈０１−１〉方向、〈０−１−１〉
方向、及び、〈０−１１〉方向となる５角形の開口部を
有するレジストマスク（図示せず）を設けたのち、ベー
ス電極２１となるＰｔ／Ｔｉ／Ｐｔ／Ａｕ多層導電体膜
を蒸着し、レジストマスク及びエミッタ電極１９を利用
したリフトオフ法によって、エミッタ電極１９に対して
自己整合的にベース電極２１を形成する。
引出領域の辺が〈０１０〉方向及び〈００１〉方向とな
り、且つ、他の辺が〈０１−１〉方向、〈０−１−１〉
方向、及び、〈０−１１〉方向となる５角形の開口部を
有するレジストマスク（図示せず）を設けたのち、ベー
ス電極２１となるＰｔ／Ｔｉ／Ｐｔ／Ａｕ多層導電体膜
を蒸着し、レジストマスク及びエミッタ電極１９を利用
したリフトオフ法によって、エミッタ電極１９に対して
自己整合的にベース電極２１を形成する。
【００４８】次いで、レジストマスク２２を用いてエミ
ッタ／ベース界面を被覆保護したのち、Ｈ3 ＰＯ4 ：Ｈ
2 Ｏ2 ：Ｈ2 Ｏからなるエチャントを用いて、ベース電
極２１をマスクとして、ｐ+ 型ＩｎＧａＡｓベース層１
５及びｉ型ＩｎＧａＡｓコレクタ層１４をエッチングし
てベースメサ２３の一部を形成する。
ッタ／ベース界面を被覆保護したのち、Ｈ3 ＰＯ4 ：Ｈ
2 Ｏ2 ：Ｈ2 Ｏからなるエチャントを用いて、ベース電
極２１をマスクとして、ｐ+ 型ＩｎＧａＡｓベース層１
５及びｉ型ＩｎＧａＡｓコレクタ層１４をエッチングし
てベースメサ２３の一部を形成する。
【００４９】次いで、酒石酸：Ｈ2 Ｏからなるエチャン
トを用いて、ベース電極２１をマスクとして、ｉ型Ｉｎ
ＧａＡｓＰ層２６，２５をエッチングしたのち、ＨＣ
ｌ：Ｈ 3 ＰＯ4 からなるエチャントを用いてｉ型ＩｎＰ
コレクタ層１３をエッチングしてベースメサ２３を形成
する。
トを用いて、ベース電極２１をマスクとして、ｉ型Ｉｎ
ＧａＡｓＰ層２６，２５をエッチングしたのち、ＨＣ
ｌ：Ｈ 3 ＰＯ4 からなるエチャントを用いてｉ型ＩｎＰ
コレクタ層１３をエッチングしてベースメサ２３を形成
する。
【００５０】この場合も、ＨＣｌ：Ｈ3 ＰＯ4 からなる
エチャントは、ＩｎＰの｛０１０｝面、即ち、露出して
いる主面としての（１００）面、ベースメサ２３の側面
を構成する（０１０）面及び（００１）面を優先的にエ
ッチングするので、ベース引出領域の直下に後退部２４
が形成される。
エチャントは、ＩｎＰの｛０１０｝面、即ち、露出して
いる主面としての（１００）面、ベースメサ２３の側面
を構成する（０１０）面及び（００１）面を優先的にエ
ッチングするので、ベース引出領域の直下に後退部２４
が形成される。
【００５１】次いで、図示しないものの、レジストマス
ク２２を除去したのち、新たなレジストパターンを利用
したリフトオフ法によってＴｉ／Ｐｔ／Ａｕからなるコ
レクタ電極をｎ+ 型ＩｎＧａＡｓサブコレクタ層１２上
に形成することによってＨＢＴの基本構造が完成する。
ク２２を除去したのち、新たなレジストパターンを利用
したリフトオフ法によってＴｉ／Ｐｔ／Ａｕからなるコ
レクタ電極をｎ+ 型ＩｎＧａＡｓサブコレクタ層１２上
に形成することによってＨＢＴの基本構造が完成する。
【００５２】この様に、本発明の第２の実施の形態にお
いては、第１の実施の形態と同様に、コレクタ層の一部
をｉ型ＩｎＰコレクタ層１３で構成し、且つ、ベース電
極２１の形状を〔０１０〕方向を含む５角形状に成形し
ているので、エッチングの面方位依存性を利用すること
によってベース電極２１の直下の一部、即ち、ベース引
出電極の直下に後退部２４を制御性良く形成することが
できる。
いては、第１の実施の形態と同様に、コレクタ層の一部
をｉ型ＩｎＰコレクタ層１３で構成し、且つ、ベース電
極２１の形状を〔０１０〕方向を含む５角形状に成形し
ているので、エッチングの面方位依存性を利用すること
によってベース電極２１の直下の一部、即ち、ベース引
出電極の直下に後退部２４を制御性良く形成することが
できる。
【００５３】また、この第２の実施の形態においては、
ｉ型ＩｎＧａＡｓコレクタ層１４とｉ型ＩｎＰコレクタ
層１３との間に、０．８２ｅＶ組成のｉ型ＩｎＧａＡｓ
Ｐ層２６及び１．０ｅＶ組成のｉ型ＩｎＧａＡｓＰ層２
５を介在させているので、第１の実施の形態よりもベー
ス／コレクタ接合に形成される電子に対するバリアの実
効的な高さを効果的に低減することができる。
ｉ型ＩｎＧａＡｓコレクタ層１４とｉ型ＩｎＰコレクタ
層１３との間に、０．８２ｅＶ組成のｉ型ＩｎＧａＡｓ
Ｐ層２６及び１．０ｅＶ組成のｉ型ＩｎＧａＡｓＰ層２
５を介在させているので、第１の実施の形態よりもベー
ス／コレクタ接合に形成される電子に対するバリアの実
効的な高さを効果的に低減することができる。
【００５４】以上、本発明の各実施の形態を説明してき
たが、本発明は、上記の各実施の形態の構成に限られる
ものではなく、上記の各実施の形態におけるエミッタア
ップ型のヘテロ接合バイポーラトランジスタ以外に、コ
レクタアップ型のヘテロ接合バイポーラトランジスタに
も適用されるものである。
たが、本発明は、上記の各実施の形態の構成に限られる
ものではなく、上記の各実施の形態におけるエミッタア
ップ型のヘテロ接合バイポーラトランジスタ以外に、コ
レクタアップ型のヘテロ接合バイポーラトランジスタに
も適用されるものである。
【００５５】この場合には、例えば、〈０−１−１〉方
向にオリエンテーションフラットを設けた（１００）面
を主面とする半絶縁性ＩｎＰ基板上に、ＭＯＶＰＥ法を
用いて、ｎ+ 型ＩｎＧａＡｓサブエミッタ層、ｎ+ 型Ｉ
ｎＰ第２エミッタ層、ｎ型ＩｎＰエミッタ層、ｐ+ 型Ｉ
ｎＧａＡｓベース層、ｉ型ＩｎＧａＡｓコレクタ層、及
び、ｎ+ 型ＩｎＧａＡｓサブコレクタ層を順次成長させ
る。
向にオリエンテーションフラットを設けた（１００）面
を主面とする半絶縁性ＩｎＰ基板上に、ＭＯＶＰＥ法を
用いて、ｎ+ 型ＩｎＧａＡｓサブエミッタ層、ｎ+ 型Ｉ
ｎＰ第２エミッタ層、ｎ型ＩｎＰエミッタ層、ｐ+ 型Ｉ
ｎＧａＡｓベース層、ｉ型ＩｎＧａＡｓコレクタ層、及
び、ｎ+ 型ＩｎＧａＡｓサブコレクタ層を順次成長させ
る。
【００５６】次いで、コレクタ電極となるＴｉ／Ｐｔ／
Ａｕ多層導電体膜を堆積させたのち、エッチングするこ
とによってコレクタ電極を形成し、次いで、ＨＣｌ：Ｈ
3 ＰＯ4 からなるエッチャントを用いて、コレクタ電極
をマスクとしてｎ+ 型ＩｎＧａＡｓサブコレクタ層及び
ｉ型ＩｎＧａＡｓコレクタ層をエッチングしてコレクタ
メサを形成する。
Ａｕ多層導電体膜を堆積させたのち、エッチングするこ
とによってコレクタ電極を形成し、次いで、ＨＣｌ：Ｈ
3 ＰＯ4 からなるエッチャントを用いて、コレクタ電極
をマスクとしてｎ+ 型ＩｎＧａＡｓサブコレクタ層及び
ｉ型ＩｎＧａＡｓコレクタ層をエッチングしてコレクタ
メサを形成する。
【００５７】次いで、ベース引出領域の辺が〈０１０〉
方向及び〈００１〉方向となり、且つ、他の辺が〈０１
−１〉方向、〈０−１−１〉方向、及び、〈０−１１〉
方向となるとなる５角形の開口部を有するレジストマス
クを設けたのち、ベース電極となるＰｔ／Ｔｉ／Ｐｔ／
Ａｕ多層導電体膜を蒸着し、レジストマスク及びコレク
タ電極を利用したリフトオフ法によって、コレクタ電極
に対して自己整合的にベース電極を形成する。
方向及び〈００１〉方向となり、且つ、他の辺が〈０１
−１〉方向、〈０−１−１〉方向、及び、〈０−１１〉
方向となるとなる５角形の開口部を有するレジストマス
クを設けたのち、ベース電極となるＰｔ／Ｔｉ／Ｐｔ／
Ａｕ多層導電体膜を蒸着し、レジストマスク及びコレク
タ電極を利用したリフトオフ法によって、コレクタ電極
に対して自己整合的にベース電極を形成する。
【００５８】次いで、新たなレジストマスクを用いてコ
レクタ／ベース界面を被覆保護したのち、Ｈ3 ＰＯ4 ：
Ｈ2 Ｏ2 ：Ｈ2 Ｏからなるエチャントを用いて、ベース
電極をマスクとして、ｐ+ 型ＩｎＧａＡｓベース層をエ
ッチングしてベースメサを形成する。
レクタ／ベース界面を被覆保護したのち、Ｈ3 ＰＯ4 ：
Ｈ2 Ｏ2 ：Ｈ2 Ｏからなるエチャントを用いて、ベース
電極をマスクとして、ｐ+ 型ＩｎＧａＡｓベース層をエ
ッチングしてベースメサを形成する。
【００５９】次いで、ＨＣｌ：Ｈ3 ＰＯ4 からなるエチ
ャントを用いて、ベース電極をマスクとして、ｎ型Ｉｎ
Ｐエミッタ層及びｎ+ 型第２エミッタ層をエッチングし
てベース引出領域の直下に後退部を形成したのち、新た
なレジストパターンを利用したリフトオフ法によってＷ
Ｓｉからなるエミッタ電極をｎ+ 型ＩｎＧａＡｓサブエ
ミッタ層上に形成することによってコレクタアップ型Ｈ
ＢＴの基本構造が完成する。
ャントを用いて、ベース電極をマスクとして、ｎ型Ｉｎ
Ｐエミッタ層及びｎ+ 型第２エミッタ層をエッチングし
てベース引出領域の直下に後退部を形成したのち、新た
なレジストパターンを利用したリフトオフ法によってＷ
Ｓｉからなるエミッタ電極をｎ+ 型ＩｎＧａＡｓサブエ
ミッタ層上に形成することによってコレクタアップ型Ｈ
ＢＴの基本構造が完成する。
【００６０】この場合には、後退部を設けることによっ
て、エミッタ／ベース間容量ＣEBを低減することがで
き、それによってエミッタ／ベース間容量ＣEBに起因す
る遅延を低減して素子の動作速度を大きくすることがで
きる。
て、エミッタ／ベース間容量ＣEBを低減することがで
き、それによってエミッタ／ベース間容量ＣEBに起因す
る遅延を低減して素子の動作速度を大きくすることがで
きる。
【００６１】また、この様なコレクタアップ型の場合に
は、第１の実施の形態と同様にコレクタ層をｉ型ＩｎＧ
ａＡｓ層／ｉ型ＩｎＰ層で構成し、コレクタ電極の形状
を〔０１０〕方向、即ち、〈０１０〉方向と結晶学的に
等価な方向を含む形状に形成して、ｉ型ＩｎＰコレクタ
層に後退部を形成しても良く、この場合には、ｉ型Ｉｎ
Ｐコレクタ層を動作に必要な最小限の大きさとすること
によって、ベース／コレクタ間容量ＣBCも低減すること
ができると共に、ｎ+ 型ＩｎＧａＡｓサブコレクタ層を
大きくして直列抵抗を十分低減することができる。
は、第１の実施の形態と同様にコレクタ層をｉ型ＩｎＧ
ａＡｓ層／ｉ型ＩｎＰ層で構成し、コレクタ電極の形状
を〔０１０〕方向、即ち、〈０１０〉方向と結晶学的に
等価な方向を含む形状に形成して、ｉ型ＩｎＰコレクタ
層に後退部を形成しても良く、この場合には、ｉ型Ｉｎ
Ｐコレクタ層を動作に必要な最小限の大きさとすること
によって、ベース／コレクタ間容量ＣBCも低減すること
ができると共に、ｎ+ 型ＩｎＧａＡｓサブコレクタ層を
大きくして直列抵抗を十分低減することができる。
【００６２】また、上記の各実施の形態においてはエミ
ッタ層としてＩｎＰを用いているが、ＩｎＰの代わりに
ＩｎＡｌＡｓを用いても良いものであり、また、ｎｐｎ
型ＨＢＴに限られるものではなく、ｐｎｐ型ＨＢＴにも
適用されるものである。
ッタ層としてＩｎＰを用いているが、ＩｎＰの代わりに
ＩｎＡｌＡｓを用いても良いものであり、また、ｎｐｎ
型ＨＢＴに限られるものではなく、ｐｎｐ型ＨＢＴにも
適用されるものである。
【００６３】また、本発明の実施の形態の説明において
は、説明を簡単にするために単体のＨＢＴとして説明し
ているが、実際には、集積化して使用する場合が多く、
その場合には、素子間分離のために、メサ分離等の分離
手段を設けることが必要になる。
は、説明を簡単にするために単体のＨＢＴとして説明し
ているが、実際には、集積化して使用する場合が多く、
その場合には、素子間分離のために、メサ分離等の分離
手段を設けることが必要になる。
【００６４】
【発明の効果】本発明によれば、ＩｎＰ／ＩｎＧａＡｓ
系ＨＢＴにおいて、ベース電極の形状を利用した異方性
エッチングによりベース電極直下の一部に後退部を設け
ているので、イオン注入法を用いることなくベース／コ
レクタ間容量ＣBC或いはエミッタ／ベース間容量ＣEBを
低減することができ、ＩｎＰ／ＩｎＧａＡｓ系ＨＢＴの
特性向上、信頼性向上に寄与するところが大きい。
系ＨＢＴにおいて、ベース電極の形状を利用した異方性
エッチングによりベース電極直下の一部に後退部を設け
ているので、イオン注入法を用いることなくベース／コ
レクタ間容量ＣBC或いはエミッタ／ベース間容量ＣEBを
低減することができ、ＩｎＰ／ＩｎＧａＡｓ系ＨＢＴの
特性向上、信頼性向上に寄与するところが大きい。
【図１】本発明の原理的構成の説明図である。
【図２】本発明の第１の実施の形態の途中までの製造工
程の説明図である。
程の説明図である。
【図３】本発明の第１の実施の形態の図２以降の途中ま
での製造工程の説明図である。
での製造工程の説明図である。
【図４】本発明の第１の実施の形態の図３以降の製造工
程の説明図である。
程の説明図である。
【図５】本発明の第２の実施の形態の説明図である。
【図６】従来のＨＢＴの説明図である。
１ コレクタ層 ２ ＩｎＰ層 ３ ＩｎＧａＡｓ層 ４ ベース層 ５ エミッタ層 ６ ＩｎＰ層 ７ エミッタ電極 ８ ベース電極 ９ ベースメサ １０ 後退部 １１ 半絶縁性ＩｎＰ基板 １２ ｎ+ 型ＩｎＧａＡｓサブコレクタ層 １３ ｉ型ＩｎＰコレクタ層 １４ ｉ型ＩｎＧａＡｓコレクタ層 １５ ｐ+ 型ＩｎＧａＡｓベース層 １６ ｎ型ＩｎＰエミッタ層 １７ ｎ+ 型ＩｎＰ第２エミッタ層 １８ ｎ+ 型ＩｎＧａＡｓキャップ層 １９ エミッタ電極 ２０ エミッタメサ ２１ ベース電極 ２２ レジストマスク ２３ ベースメサ ２４ 後退部 ２５ ｉ型ＩｎＧａＡｓＰ層 ２６ ｉ型ＩｎＧａＡｓＰ層 ３１ 半絶縁性ＩｎＰ基板 ３２ ｎ+ 型Ｉｎ0.53Ｇａ0.47Ａｓサブコレクタ層 ３３ ｉ型Ｉｎ0.53Ｇａ0.47Ａｓ真性コレクタ層 ３４ ｐ+ 型Ｉｎ0.53Ｇａ0.47Ａｓベース層 ３５ ｎ型ＩｎＰエミッタ層 ３６ ｎ+ 型ＩｎＰ第２エミッタ層 ３７ ｎ+ 型Ｉｎ0.53Ｇａ0.47Ａｓキャップ層 ３８ エミッタ電極 ３９ ベース電極 ４０ コレクタ電極
Claims (10)
- 【請求項１】 エミッタアップ型ヘテロ接合バイポーラ
トランジスタのコレクタ層の少なくとも一部をＩｎＰ層
で構成すると共に、前記ＩｎＰ層の一部にベース層の形
状より後退する後退部を設けたことを特徴とするヘテロ
接合バイポーラトランジスタ。 - 【請求項２】 上記ＩｎＰ層とベース層との間に、少な
くともＩｎＧａＡｓ層を介在させたことを特徴とする請
求項１記載のヘテロ接合バイポーラトランジスタ。 - 【請求項３】 上記ＩｎＰ層と上記ＩｎＧａＡｓ層との
間に、両者の中間の禁制帯幅を有するＩｎＧａＡｓＰ層
を介在させたことを特徴とする請求項２記載のヘテロ接
合バイポーラトランジスタ。 - 【請求項４】 コレクタアップ型ヘテロ接合バイポーラ
トランジスタのエミッタ層の少なくとも一部をＩｎＰ層
で構成すると共に、前記ＩｎＰ層の一部にベース層の形
状より後退する後退部を設けたことを特徴とするヘテロ
接合バイポーラトランジスタ。 - 【請求項５】 上記後退部が設けられた領域のベースメ
サの側面が、｛０１０｝面によって構成されることを特
徴とする請求項１乃至４のいずれか１項に記載のヘテロ
接合バイポーラトランジスタ。 - 【請求項６】 エミッタアップ型ヘテロ接合バイポーラ
トランジスタのコレクタ層の少なくとも一部をＩｎＰ層
で構成すると共に、前記ＩｎＰ層の一部のみがベース層
の形状より後退するようにエッチングして後退部を形成
することを特徴とするヘテロ接合バイポーラトランジス
タの製造方法。 - 【請求項７】 上記ＩｎＰ層とベース層との間に、少な
くともＩｎＧａＡｓ層を介在させたことを特徴とする請
求項６記載のヘテロ接合バイポーラトランジスタの製造
方法。 - 【請求項８】 上記ＩｎＰ層と上記ＩｎＧａＡｓ層との
間に、両者の中間の禁制帯幅を有するＩｎＧａＡｓＰ層
を介在させたことを特徴とする請求項７記載のヘテロ接
合バイポーラトランジスタの製造方法。 - 【請求項９】 コレクタアップ型ヘテロ接合バイポーラ
トランジスタのエミッタ層の少なくとも一部をＩｎＰ層
で構成すると共に、前記ＩｎＰ層の一部のみがベース層
の形状より後退するようにエッチングして後退部を形成
することを特徴とするヘテロ接合バイポーラトランジス
タの製造方法。 - 【請求項１０】 上記ベース電極の形状を、ベースメサ
の側面の一部が｛０１０｝面によって構成されるように
成形し、上記後退部を前記｛０１０｝面を形成した領域
に形成することを特徴とする請求項６乃至９のいずれか
１項に記載のヘテロ接合バイポーラトランジスタの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29672097A JP4164775B2 (ja) | 1997-10-29 | 1997-10-29 | ヘテロ接合バイポーラトランジスタ及びその製造方法 |
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|---|---|---|---|
| JP29672097A JP4164775B2 (ja) | 1997-10-29 | 1997-10-29 | ヘテロ接合バイポーラトランジスタ及びその製造方法 |
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| Publication Number | Publication Date |
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| JPH11135516A true JPH11135516A (ja) | 1999-05-21 |
| JP4164775B2 JP4164775B2 (ja) | 2008-10-15 |
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| Application Number | Title | Priority Date | Filing Date |
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|---|---|
| JP (1) | JP4164775B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040041934A (ko) * | 2002-11-12 | 2004-05-20 | 한국과학기술원 | 기생 베이스-콜렉터 커패시턴스 감소를 위한 베이스 패드레이아웃과 그를 이용한 ｈｂｔ의 제조방법 |
| JP2014116381A (ja) * | 2012-12-07 | 2014-06-26 | Nippon Telegr & Teleph Corp <Ntt> | ヘテロ接合バイポーラトランジスタ |
-
1997
- 1997-10-29 JP JP29672097A patent/JP4164775B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
| KR20040041934A (ko) * | 2002-11-12 | 2004-05-20 | 한국과학기술원 | 기생 베이스-콜렉터 커패시턴스 감소를 위한 베이스 패드레이아웃과 그를 이용한 ｈｂｔ의 제조방법 |
| JP2014116381A (ja) * | 2012-12-07 | 2014-06-26 | Nippon Telegr & Teleph Corp <Ntt> | ヘテロ接合バイポーラトランジスタ |
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| JP4164775B2 (ja) | 2008-10-15 |
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