JPS61150372A - 半導体装置 - Google Patents
半導体装置Info
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- JPS61150372A JPS61150372A JP59277893A JP27789384A JPS61150372A JP S61150372 A JPS61150372 A JP S61150372A JP 59277893 A JP59277893 A JP 59277893A JP 27789384 A JP27789384 A JP 27789384A JP S61150372 A JPS61150372 A JP S61150372A
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- emitter
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Classifications
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1004—Base region of bipolar transistors
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-
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- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
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-
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
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- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置に関し、特にバイポーラトランジス
タ動作をする半導体装置に関する。
タ動作をする半導体装置に関する。
従来の技術
従来、ＧａＡｓラテラル・バイポーラトランジスタとし
ては、例えば日本応用物理学会第４５回学術講演会講演
予稿集、１５ａ−Ｈ−９（１９８４）に示されているよ
うなものが知られている。このＧａＡｓラテラル・バイ
ポーラトランジスタにおいては、第２図に示すように、
半絶縁性のＧａＡｓ基板１中に互いに所定距離離れてｎ
型のエミッタ領域２及びコレクタ領域３が形成されてい
て、これらのエミッタ領域２・及びコレクタ領域３間に
おける上記ＧａＡｓ基板ｌ中にｐ壁領域４（ホール・イ
ンジェクタ）が形成されている。また上記ＧａＡｓ基板
１上にはパッシベーション膜としての５ｉＪｉ膜５が形
。
ては、例えば日本応用物理学会第４５回学術講演会講演
予稿集、１５ａ−Ｈ−９（１９８４）に示されているよ
うなものが知られている。このＧａＡｓラテラル・バイ
ポーラトランジスタにおいては、第２図に示すように、
半絶縁性のＧａＡｓ基板１中に互いに所定距離離れてｎ
型のエミッタ領域２及びコレクタ領域３が形成されてい
て、これらのエミッタ領域２・及びコレクタ領域３間に
おける上記ＧａＡｓ基板ｌ中にｐ壁領域４（ホール・イ
ンジェクタ）が形成されている。また上記ＧａＡｓ基板
１上にはパッシベーション膜としての５ｉＪｉ膜５が形
。
成され、このＳＩ３Ｎ４膜５の開口５ａ〜５Ｃを通じて
エミッタ電極６、ヘース電極７及びコレクタ電極８がそ
れぞれ形成されている。
エミッタ電極６、ヘース電極７及びコレクタ電極８がそ
れぞれ形成されている。
この第２図に示すＧ（ＩＡｓラテラル・バイポーラトラ
ンジスタにおいては、エミッタ領域２とｐ壁領域４との
間に順方向バイアス電圧を印加することによりこのｐ壁
領域４からＧａＡｓ基板１に注入されるホール（多数キ
ャリア）によって仮想ベース領域（ｖｉｒｔｕａｌ ｂ
ａｓｅ） ９が形成される。そしてこの仮想ベース領域
９によってエミッタ領域２からＧａＡｓ基板１への電子
の注入が促され、これらの注入電子が例えば矢印Ａで示
すように仮想ベース領域９を通じてコレクタ領域３に到
達することによってバイポーラトランジスタ動作が行わ
れるようになっている。
ンジスタにおいては、エミッタ領域２とｐ壁領域４との
間に順方向バイアス電圧を印加することによりこのｐ壁
領域４からＧａＡｓ基板１に注入されるホール（多数キ
ャリア）によって仮想ベース領域（ｖｉｒｔｕａｌ ｂ
ａｓｅ） ９が形成される。そしてこの仮想ベース領域
９によってエミッタ領域２からＧａＡｓ基板１への電子
の注入が促され、これらの注入電子が例えば矢印Ａで示
すように仮想ベース領域９を通じてコレクタ領域３に到
達することによってバイポーラトランジスタ動作が行わ
れるようになっている。
上述の第３図に示す従来のＧａＡｓラテラル・バイポー
ラトランジスタは、次のような種々の欠点を有している
。すなわち、第１に、エミッタ領域２とｐ壁領域４との
間におけるＧａＡｓ基板１の表面１ａに存在する欠陥等
における再結合に起因する再結合電流が大きいので、直
流電流増幅率ｈＦＥを十分に大きくするのが難しい。第
２に、ラテラル構造であるために仮想ベース領域９とコ
レクタ領域３との間の距離が長く、このためバルク（Ｇ
ａＡｓ基板ｌ）中で電子が再結合する確率が高いので、
バルク中でも再結合電流が生じてしまう。第３に、トラ
ンジスタの製造時におけるエミッタ領域２とｐ壁領域４
との間の距離のばらつきにより、トランジスタ特性が大
幅に変化してしまう。第４に、ＧａＡｓ基板１が異なる
とトラップの影響等が異なるので、使用するＧａＡｓ基
板１によってトランジスタ特性が大幅に異なるおそれが
ある。
ラトランジスタは、次のような種々の欠点を有している
。すなわち、第１に、エミッタ領域２とｐ壁領域４との
間におけるＧａＡｓ基板１の表面１ａに存在する欠陥等
における再結合に起因する再結合電流が大きいので、直
流電流増幅率ｈＦＥを十分に大きくするのが難しい。第
２に、ラテラル構造であるために仮想ベース領域９とコ
レクタ領域３との間の距離が長く、このためバルク（Ｇ
ａＡｓ基板ｌ）中で電子が再結合する確率が高いので、
バルク中でも再結合電流が生じてしまう。第３に、トラ
ンジスタの製造時におけるエミッタ領域２とｐ壁領域４
との間の距離のばらつきにより、トランジスタ特性が大
幅に変化してしまう。第４に、ＧａＡｓ基板１が異なる
とトラップの影響等が異なるので、使用するＧａＡｓ基
板１によってトランジスタ特性が大幅に異なるおそれが
ある。
発明が解決しようとする問題点
本発明は、上述の問題にかんがみ、従来のＧａＡｓラテ
ラル・バイポーラトランジスタが有する上述のような種
々の欠点を是正した半導体装置を提供することを目的と
する。
ラル・バイポーラトランジスタが有する上述のような種
々の欠点を是正した半導体装置を提供することを目的と
する。
問題点を解決するための手段
本発明に係る半導体装置は、半導体基板（例えば半絶縁
性のＧａＡｓ基板１）上に設けられている低不純物濃度
の第１の半４体層（例えばアンドープのＧａＡｓ層１２
）と、この第１の半導体層上に設けられかつこの第１の
半導体層とヘテロ接合（例えばヘテロ接合１８）を形成
している第１導電型の第２の半導体層（例えばｎ型Ａ
１ 、 Ｇａｐ−１ｌＡｓ層１３）と、上記第１及び第
２の半導体層中に設けられているエミッタ領域及びコレ
クタ領域（例えばエミッタ領域２及びコレクタ領域３）
と、これらのエミッタ領域及びコレクタ領域間における
少なくとも上記第２の半導体層中に設けられている第２
導電型の半導体領域（例えばｐ壁領域４）とをそれぞれ
具備し、上記エミッタ領域及び上記コレクタ領域と上記
半導体領域との間における上記第１の半導体層のうちの
上記ヘテロ接合に隣接する部分に誘起される二次元電子
ガス層（例えば二次元電子ガス層１９ａ、１９ｂ）を電
流通路として用いると共に、上記エミッタ領域と上記半
導体領域とを順方向バイアスすることによりこの半導体
領域から上記第１の半導体層に注入される多数キャリア
によって上記半導体領域の下方における上記第１の半導
体層に仮想ベース領域を形成してバイポーラトランジス
タ動作を行わせるようにしている。
性のＧａＡｓ基板１）上に設けられている低不純物濃度
の第１の半４体層（例えばアンドープのＧａＡｓ層１２
）と、この第１の半導体層上に設けられかつこの第１の
半導体層とヘテロ接合（例えばヘテロ接合１８）を形成
している第１導電型の第２の半導体層（例えばｎ型Ａ
１ 、 Ｇａｐ−１ｌＡｓ層１３）と、上記第１及び第
２の半導体層中に設けられているエミッタ領域及びコレ
クタ領域（例えばエミッタ領域２及びコレクタ領域３）
と、これらのエミッタ領域及びコレクタ領域間における
少なくとも上記第２の半導体層中に設けられている第２
導電型の半導体領域（例えばｐ壁領域４）とをそれぞれ
具備し、上記エミッタ領域及び上記コレクタ領域と上記
半導体領域との間における上記第１の半導体層のうちの
上記ヘテロ接合に隣接する部分に誘起される二次元電子
ガス層（例えば二次元電子ガス層１９ａ、１９ｂ）を電
流通路として用いると共に、上記エミッタ領域と上記半
導体領域とを順方向バイアスすることによりこの半導体
領域から上記第１の半導体層に注入される多数キャリア
によって上記半導体領域の下方における上記第１の半導
体層に仮想ベース領域を形成してバイポーラトランジス
タ動作を行わせるようにしている。
実施例
以下本発明に係る半導体装置の一実施例を図面に基づい
て説明する。
て説明する。
まず本実施例による半導体装置の製造方法を説明する。
第１Ａ図に示すように、まず半絶縁性のＧａＡｓ基板ｌ
上に例えばＭＢＥ法（またはＭＯＣＶＤ法等）により、
アンドープのＡｌＸＧａ、−ｘ Ａｓ（ｘ＝０．３）層
１１、アンドープのＧａＡｓ層１２及び所定量のｎ型不
純物がドープされたｎ型Ａ ｌ ｘ Ｇａ１−ＸＡ５（
ｘ＝０．３）層１３を順次エピタキシャル成長させる。
上に例えばＭＢＥ法（またはＭＯＣＶＤ法等）により、
アンドープのＡｌＸＧａ、−ｘ Ａｓ（ｘ＝０．３）層
１１、アンドープのＧａＡｓ層１２及び所定量のｎ型不
純物がドープされたｎ型Ａ ｌ ｘ Ｇａ１−ＸＡ５（
ｘ＝０．３）層１３を順次エピタキシャル成長させる。
次に第１Ｂ図に示すように、上記ｎ型Ａ６゜Ｇａ、−、
Ａ！１（Ｘ＝０．３）層１３上に例えばＣＶＤ法により
５ｉＪａ膜１４を被着形成し、次いでこのＳｉ：＋Ｎｎ
膜１４に開口１４ａを形成した後、この間口１４ａを通
じて例えばＺｎを熱拡散させることにより、ＧａＡｓ層
１２にまで達するｐ壁領域４を形成する。
Ａ！１（Ｘ＝０．３）層１３上に例えばＣＶＤ法により
５ｉＪａ膜１４を被着形成し、次いでこのＳｉ：＋Ｎｎ
膜１４に開口１４ａを形成した後、この間口１４ａを通
じて例えばＺｎを熱拡散させることにより、ＧａＡｓ層
１２にまで達するｐ壁領域４を形成する。
次に上記５ｉＪａ膜１４をエツチング除去した後、第１
Ｃ図に示すように、ｎ型Ａｌｘ Ｇａ１−ｘ Ａｓ層１
３上に再び５ｉｓＮｎ膜１５を被着形成し、次いでこの
Ｓｉ３Ｎ４膜１５上に所定形状のフォトレジスト１６を
形成する。
Ｃ図に示すように、ｎ型Ａｌｘ Ｇａ１−ｘ Ａｓ層１
３上に再び５ｉｓＮｎ膜１５を被着形成し、次いでこの
Ｓｉ３Ｎ４膜１５上に所定形状のフォトレジスト１６を
形成する。
次にこのフォトレジスト１６をマスクとして上記５ｉＪ
ａ膜１５をエツチングして第１Ｄ図に示すように開口１
５ａ、１５ｂを形成した、後、全面にＡｕ−Ｇｅ ／Ｎ
ｉを蒸着して、＾ｕ−Ｇｅ ／Ｎｉから成るエミッタ電
極６及びコレクタ電極８を形成する。この後、フォトレ
ジスト１６上に形成されているＡｕ−Ｇｅ／Ｎｉ膜１７
を除去する（リフト・オフ）。
ａ膜１５をエツチングして第１Ｄ図に示すように開口１
５ａ、１５ｂを形成した、後、全面にＡｕ−Ｇｅ ／Ｎ
ｉを蒸着して、＾ｕ−Ｇｅ ／Ｎｉから成るエミッタ電
極６及びコレクタ電極８を形成する。この後、フォトレ
ジスト１６上に形成されているＡｕ−Ｇｅ／Ｎｉ膜１７
を除去する（リフト・オフ）。
次に所定の熱処理（アロイ処理）を行うことにより、上
記エミッタ電極６及びコレクタ電極８を構成するＡｕ−
Ｇｅ ／Ｎｉとｎ型Ａｌｘ Ｇａｔ−ＸＡｓＡｌＢ１２
ＧａＡｓ層１２とを合金化させて、第１Ｅ図に示すよう
に、この合金層から成るエミッタ領域２及びコレクタ領
域３を形成する。
記エミッタ電極６及びコレクタ電極８を構成するＡｕ−
Ｇｅ ／Ｎｉとｎ型Ａｌｘ Ｇａｔ−ＸＡｓＡｌＢ１２
ＧａＡｓ層１２とを合金化させて、第１Ｅ図に示すよう
に、この合金層から成るエミッタ領域２及びコレクタ領
域３を形成する。
次に第１Ｆ図に示すように、上記５ｉＪ４膜、１５に開
口１５ｃを形成した後、エミッタ電極６及びコレクタ電
極８を形成したのと同様な方法によりこの開口１５ｃを
通じてＴｉ／Ｐｔ／Ａｕから成るベース電極７をｐ壁領
域４に被着形成して、目的とする半導体装置を完成させ
る。
口１５ｃを形成した後、エミッタ電極６及びコレクタ電
極８を形成したのと同様な方法によりこの開口１５ｃを
通じてＴｉ／Ｐｔ／Ａｕから成るベース電極７をｐ壁領
域４に被着形成して、目的とする半導体装置を完成させ
る。
この第１Ｆ図に示す本実施例による半導体装置において
は、エミッタ領域２及びコレクタ領域３とｐ壁領域４と
の間におけるＧａＡｓ層１２のうちのこのＧａＡｓ層１
２とｎ型ＡｆｆｉＸＧａ、−、Ａｓ層１３とのヘテロ接
合１８に隣接する部分に二次元電子ガス層１９ａ、１９
ｂが誘起されているので、これらの二次元電子ガス層１
９ａ、１９ｂがそれぞれエミッタ領域２とｐ壁領域４と
の間及びｐ壁領域４とコレクタ領域３との間の電流通路
となっている。
は、エミッタ領域２及びコレクタ領域３とｐ壁領域４と
の間におけるＧａＡｓ層１２のうちのこのＧａＡｓ層１
２とｎ型ＡｆｆｉＸＧａ、−、Ａｓ層１３とのヘテロ接
合１８に隣接する部分に二次元電子ガス層１９ａ、１９
ｂが誘起されているので、これらの二次元電子ガス層１
９ａ、１９ｂがそれぞれエミッタ領域２とｐ壁領域４と
の間及びｐ壁領域４とコレクタ領域３との間の電流通路
となっている。
すなわち、エミッタ領域２、従って二次元電子ガス層１
９ａとｐ壁領域４との間に順方向バイアス電圧を印加す
ることによりｐ壁領域４からＧａＡｓ層１２に注入され
るホールによりこのｐ壁領域４の下方のＧａＡｓ１ｉ
ｌ ２に仮想ベース領域９が形成され、エミッタ領域２
から二次元電子ガス層１９ａに供給される電子をこの二
次元電子ガス層１９ａを通じてｐ型頭域４側に移動させ
、次いで上記仮想ベース領域９を通じて二次元電子ガス
層１９ｂに移動させる。そして、この二次元電子ガス層
１９ｂとコレクタ領域３との間には逆方向バイアス電圧
を印加しておき、この二次元電子ガス層１９ｂ中に移動
された上記電子をこの二次元電子ガス層１９ｂを通じて
コレクタ領域３に到達させることによりバイポーラトラ
ンジスタ動作が行われるようになっている。
９ａとｐ壁領域４との間に順方向バイアス電圧を印加す
ることによりｐ壁領域４からＧａＡｓ層１２に注入され
るホールによりこのｐ壁領域４の下方のＧａＡｓ１ｉ
ｌ ２に仮想ベース領域９が形成され、エミッタ領域２
から二次元電子ガス層１９ａに供給される電子をこの二
次元電子ガス層１９ａを通じてｐ型頭域４側に移動させ
、次いで上記仮想ベース領域９を通じて二次元電子ガス
層１９ｂに移動させる。そして、この二次元電子ガス層
１９ｂとコレクタ領域３との間には逆方向バイアス電圧
を印加しておき、この二次元電子ガス層１９ｂ中に移動
された上記電子をこの二次元電子ガス層１９ｂを通じて
コレクタ領域３に到達させることによりバイポーラトラ
ンジスタ動作が行われるようになっている。
上述の実施例によれば、ＡｊりＩＧａ＋−ｘ八Ｓ層ｌｌ
上へＧａＡｓＪｉ ｌ ２及びｎ型Ａ Ｉ ＸＧａ１−
ｘ Ａｓ層１３を順次形成し、これらのｎ型ＡｌＸＧａ
ｌ−８Ａｓ層１３及びＧａＡｓ層１２中にｐ壁領域４、
エミッタ領域２及びコレクタ領域３を形成しているので
、次のような種々の利点がある。すなわち、ヘテロ接合
１８近傍のＧａＡｓ層１２のうちのエミッタ領域２とｐ
壁領域４との間及びコレクタ領域３とｐ壁領域４との間
には既述のように二次元電子ガス層１９ａ。
上へＧａＡｓＪｉ ｌ ２及びｎ型Ａ Ｉ ＸＧａ１−
ｘ Ａｓ層１３を順次形成し、これらのｎ型ＡｌＸＧａ
ｌ−８Ａｓ層１３及びＧａＡｓ層１２中にｐ壁領域４、
エミッタ領域２及びコレクタ領域３を形成しているので
、次のような種々の利点がある。すなわち、ヘテロ接合
１８近傍のＧａＡｓ層１２のうちのエミッタ領域２とｐ
壁領域４との間及びコレクタ領域３とｐ壁領域４との間
には既述のように二次元電子ガス層１９ａ。
１９ｂが存在しているので、これらがエミッタ領域２と
ｐ壁領域４との間及びコレクタ領域３とｐ壁領域４との
間の電流通路として機能することになる。これらの二次
元電子ガス層１９ａ、１９ｂにおける電子の移動度は極
めて高いので、従来に比べて動作速度が高い、バイポー
ラトランジスタ動作をする半導体装置を得ることができ
る。しかもエミッタ領域２とｐ壁領域４との間において
は、電子の動作領域が二次元電子ガス層１９ａに限定さ
れるため、エミッタ領域２から供給される電子がｎ型Ａ
１．Ｇａ、−、ＡｓＮ１３の表面１３ａで再結合するの
が防止され、このためｈＦＥを従来に比べて高くするこ
とができる。
ｐ壁領域４との間及びコレクタ領域３とｐ壁領域４との
間の電流通路として機能することになる。これらの二次
元電子ガス層１９ａ、１９ｂにおける電子の移動度は極
めて高いので、従来に比べて動作速度が高い、バイポー
ラトランジスタ動作をする半導体装置を得ることができ
る。しかもエミッタ領域２とｐ壁領域４との間において
は、電子の動作領域が二次元電子ガス層１９ａに限定さ
れるため、エミッタ領域２から供給される電子がｎ型Ａ
１．Ｇａ、−、ＡｓＮ１３の表面１３ａで再結合するの
が防止され、このためｈＦＥを従来に比べて高くするこ
とができる。
また上述のように電子の動作領域が移動度の高い二次元
電子ガス層１９ａに限定されるので、エミッタ領域２と
ｐ壁領域４との間の距離がばらついてもトランジスタ特
性がほとんど変化しない。
電子ガス層１９ａに限定されるので、エミッタ領域２と
ｐ壁領域４との間の距離がばらついてもトランジスタ特
性がほとんど変化しない。
のみならず、ヘテロ接合１８にΔＥｃ／ｑ＝ｏ、３ Ｖ
のポテンシャル・バリア（ΔＥｃ ：ヘテロ接合１８に
おけるｎ型Ａｊ！、Ｇａ１−、ＡＳ層１３とＧａＡｓ層
１２との伝導帯端Ｅｃの差）が存在しているので、エミ
ッタ領域２からの電子がＧａＡｓ基板１に移動するのが
防止され、従ってバルク中での再結合電流を実質的に０
とすることができる。さらに、上述のようにＧａＡｓ基
板１中に電子が移動するのを防止することができるので
、仮想ベース領域９とコレクタ領域３との間の距離が長
い場合においてもバルク中に再結合電流が生じないのみ
ならず、このＧａＡｓ基板１間のばらつきにより半導体
装置の特性が影響を受けることがない。
のポテンシャル・バリア（ΔＥｃ ：ヘテロ接合１８に
おけるｎ型Ａｊ！、Ｇａ１−、ＡＳ層１３とＧａＡｓ層
１２との伝導帯端Ｅｃの差）が存在しているので、エミ
ッタ領域２からの電子がＧａＡｓ基板１に移動するのが
防止され、従ってバルク中での再結合電流を実質的に０
とすることができる。さらに、上述のようにＧａＡｓ基
板１中に電子が移動するのを防止することができるので
、仮想ベース領域９とコレクタ領域３との間の距離が長
い場合においてもバルク中に再結合電流が生じないのみ
ならず、このＧａＡｓ基板１間のばらつきにより半導体
装置の特性が影響を受けることがない。
さらにまた、エミッタ領域２とｐ壁領域４との間及びｐ
壁領域４とコレクタ領域３との間には二次元電子ガス層
１９ａ、１９ｂが存在するため、寄生抵抗が従来に比べ
て極めて小さい。
壁領域４とコレクタ領域３との間には二次元電子ガス層
１９ａ、１９ｂが存在するため、寄生抵抗が従来に比べ
て極めて小さい。
以上本発明を実施例につき説明したが、本発明は上述の
実施例に限定されるものではなく、本発明の技術的思想
に基づく種々の変形が可能である。
実施例に限定されるものではなく、本発明の技術的思想
に基づく種々の変形が可能である。
例えば、上述の実施例においては、＾ｌ工Ｇａｔ、 Ａ
ｊ層１１及びｎ型ＡｌＸＧａ＋−ｗ Ａｓ層１３のＸの
値として０．３を用いたが、これに限定されるものでは
なく、必要に応じて０．３以外の値を用いることも可能
である。さらに、必要に応じてＧａＡｓ基板１、ＧａＡ
ｓ層２及びｎ型ＡｌＸＧａ＋−ｘ Ａｓ層１３の代わり
に例えばＩｎＰ基板、ＧａｌｎＡｓ層及びＡ ｊ！ Ｘ
１ｎ＋−ｘ八Ｓ層をそれぞれ用いることも可能である
。また上述の実施例においては、ＧａＡｓ層２及びＡ（
ｌ Ｘ Ｇａ１−ｘＡｓ層工１をアンドープとしたが、
必要に応じて低不純物濃度としてもよい。また八Ｉ Ｘ
Ｇａｔ−ｘ Ａｓ層１１は必要に応じて省略可能であ
る。なお上述の実施例においては、ｐ壁領域４を熱拡散
法により形成したが、例えばイオン注入法により形成し
てもよい。
ｊ層１１及びｎ型ＡｌＸＧａ＋−ｗ Ａｓ層１３のＸの
値として０．３を用いたが、これに限定されるものでは
なく、必要に応じて０．３以外の値を用いることも可能
である。さらに、必要に応じてＧａＡｓ基板１、ＧａＡ
ｓ層２及びｎ型ＡｌＸＧａ＋−ｘ Ａｓ層１３の代わり
に例えばＩｎＰ基板、ＧａｌｎＡｓ層及びＡ ｊ！ Ｘ
１ｎ＋−ｘ八Ｓ層をそれぞれ用いることも可能である
。また上述の実施例においては、ＧａＡｓ層２及びＡ（
ｌ Ｘ Ｇａ１−ｘＡｓ層工１をアンドープとしたが、
必要に応じて低不純物濃度としてもよい。また八Ｉ Ｘ
Ｇａｔ−ｘ Ａｓ層１１は必要に応じて省略可能であ
る。なお上述の実施例においては、ｐ壁領域４を熱拡散
法により形成したが、例えばイオン注入法により形成し
てもよい。
発明の効果
本発明に係る半導体装置によれば、第１の半導体層のう
ちのヘテロ接合に隣接する部分に二次元電子ガス層が存
在し、これがエミッタ・ベース間及びベース・コレクタ
間の電流通路となるので、］ 動作速度の高い半導体
装置を得ることができるのみならず、第２の半導体層の
表面や半導体基板中での再結合電流がほとんどなく、こ
のため電流増幅率を従来に比べて極めて高くすることが
できる。
ちのヘテロ接合に隣接する部分に二次元電子ガス層が存
在し、これがエミッタ・ベース間及びベース・コレクタ
間の電流通路となるので、］ 動作速度の高い半導体
装置を得ることができるのみならず、第２の半導体層の
表面や半導体基板中での再結合電流がほとんどなく、こ
のため電流増幅率を従来に比べて極めて高くすることが
できる。
またエミッタ・ベース間の距離のばらつきにより。
半導体装置の特性が変化することがなく、さらにエミッ
タ・ベース間及びベース・エミッタ間の寄生抵抗を従来
に比べて極めて小さくすることができる。
タ・ベース間及びベース・エミッタ間の寄生抵抗を従来
に比べて極めて小さくすることができる。
第１Ａ図〜第１Ｆ図は本発明の一実施例による半導体装
置の製造方法の一例を工程順に示す断面図、第２図は従
来のＧａＡｓラテラル・バイポーラトランジスタの断面
図である。 なお図面に用いられた符号において、 １−・・−・−・−・−・・−・−ＧａＡｓ基板２−・
−−−〜−−・−・−−一−−・エミッタ領域３−−一
−−・−・・−−−一−〜・コレクタ領域６−・−・・
−・・−エミッタ電極 ７−・−一−−−−−−−・−・ベース電極８−−−−
−・−−−−−・−・・−コレクタ電極１１−−−−−
・−−−−−−−Ａ １ 、ｌＧａ＋−１１Ａｓ層１２
−−−−−−−−−−−−− ＧａＡｓ層１３−−−−
−−−＝−−−ｎ型ＡＪＸ Ｇａｔ−３Ａｓ層１８・・
−−−−−−−・−・−・−・・ヘテロ接合１９ａ、
１９ｂ・−・−・−二次元電子ガス層である。
置の製造方法の一例を工程順に示す断面図、第２図は従
来のＧａＡｓラテラル・バイポーラトランジスタの断面
図である。 なお図面に用いられた符号において、 １−・・−・−・−・−・・−・−ＧａＡｓ基板２−・
−−−〜−−・−・−−一−−・エミッタ領域３−−一
−−・−・・−−−一−〜・コレクタ領域６−・−・・
−・・−エミッタ電極 ７−・−一−−−−−−−・−・ベース電極８−−−−
−・−−−−−・−・・−コレクタ電極１１−−−−−
・−−−−−−−Ａ １ 、ｌＧａ＋−１１Ａｓ層１２
−−−−−−−−−−−−− ＧａＡｓ層１３−−−−
−−−＝−−−ｎ型ＡＪＸ Ｇａｔ−３Ａｓ層１８・・
−−−−−−−・−・−・−・・ヘテロ接合１９ａ、
１９ｂ・−・−・−二次元電子ガス層である。
Claims (1)
- 半導体基板上に設けられている低不純物濃度の第１の半
導体層と、この第１の半導体層上に設けられかつこの第
１の半導体層とヘテロ接合を形成している第１導電型の
第２の半導体層と、上記第１及び第２の半導体層中に設
けられているエミッタ領域及びコレクタ領域と、これら
のエミッタ領域及びコレクタ領域間における少なくとも
上記第２の半導体層中に設けられている第２導電型の半
導体領域とをそれぞれ具備し、上記エミッタ領域及び上
記コレクタ領域と上記半導体領域との間における上記第
１の半導体層のうちの上記ヘテロ接合に隣接する部分に
誘起される二次元電子ガス層を電流通路として用いると
共に、上記エミッタ領域と上記半導体領域とを順方向バ
イアスすることによりこの半導体領域から上記第１の半
導体層に注入される多数キャリアによって上記半導体領
域の下方における上記第１の半導体層に仮想ベース領域
を形成してバイポーラトランジスタ動作を行わせるよう
にしたことを特徴とする半導体装置。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59277893A JPS61150372A (ja) | 1984-12-25 | 1984-12-25 | 半導体装置 |
| KR1019850009406A KR940006690B1 (ko) | 1984-12-25 | 1985-12-14 | 반도체장치 |
| GB08531442A GB2168848B (en) | 1984-12-25 | 1985-12-20 | Semiconductor devices |
| DE19853545435 DE3545435A1 (de) | 1984-12-25 | 1985-12-20 | Halbleitereinrichtung |
| NL8503532A NL8503532A (nl) | 1984-12-25 | 1985-12-20 | Halfgeleiderinrichting. |
| US06/812,377 US4772932A (en) | 1984-12-25 | 1985-12-23 | Bipolar transistor and including gas layers between the emitter and base and the base and collector |
| CA000498553A CA1237538A (en) | 1984-12-25 | 1985-12-24 | Lateral bipolar transistor |
| FR858519138A FR2582151B1 (fr) | 1984-12-25 | 1985-12-24 | Dispositif a semiconducteur du type transistor bipolaire |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59277893A JPS61150372A (ja) | 1984-12-25 | 1984-12-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61150372A true JPS61150372A (ja) | 1986-07-09 |
Family
ID=17589752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59277893A Pending JPS61150372A (ja) | 1984-12-25 | 1984-12-25 | 半導体装置 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US4772932A (ja) |
| JP (1) | JPS61150372A (ja) |
| KR (1) | KR940006690B1 (ja) |
| CA (1) | CA1237538A (ja) |
| DE (1) | DE3545435A1 (ja) |
| FR (1) | FR2582151B1 (ja) |
| GB (1) | GB2168848B (ja) |
| NL (1) | NL8503532A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3639433A1 (de) * | 1986-11-18 | 1988-05-26 | Licentia Gmbh | Halbleiteranordnung |
| US5063427A (en) * | 1987-10-13 | 1991-11-05 | Northrop Corporation | Planar bipolar transistors including heterojunction transistors |
| EP0366861A1 (en) * | 1988-10-20 | 1990-05-09 | International Business Machines Corporation | Semiconductor ballistic transistor |
| DE4101167A1 (de) * | 1991-01-17 | 1992-07-23 | Daimler Benz Ag | Anordnung und verfahren zur herstellung komplementaerer feldeffekttransistoren |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57178374A (en) * | 1981-04-27 | 1982-11-02 | Sumitomo Electric Ind Ltd | Junction type field-efect transistor and its manufacture |
| JPS5893380A (ja) * | 1981-11-30 | 1983-06-03 | Fujitsu Ltd | 半導体装置 |
| JPS59210672A (ja) * | 1983-05-16 | 1984-11-29 | Hitachi Ltd | 半導体装置 |
| JP2604349B2 (ja) * | 1984-12-12 | 1997-04-30 | 日本電気株式会社 | 半導体装置 |
-
1984
- 1984-12-25 JP JP59277893A patent/JPS61150372A/ja active Pending
-
1985
- 1985-12-14 KR KR1019850009406A patent/KR940006690B1/ko not_active IP Right Cessation
- 1985-12-20 NL NL8503532A patent/NL8503532A/nl not_active Application Discontinuation
- 1985-12-20 GB GB08531442A patent/GB2168848B/en not_active Expired
- 1985-12-20 DE DE19853545435 patent/DE3545435A1/de not_active Ceased
- 1985-12-23 US US06/812,377 patent/US4772932A/en not_active Expired - Fee Related
- 1985-12-24 CA CA000498553A patent/CA1237538A/en not_active Expired
- 1985-12-24 FR FR858519138A patent/FR2582151B1/fr not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| DE3545435A1 (de) | 1986-06-26 |
| GB8531442D0 (en) | 1986-02-05 |
| GB2168848A (en) | 1986-06-25 |
| KR940006690B1 (ko) | 1994-07-25 |
| GB2168848B (en) | 1988-04-20 |
| KR860005449A (ko) | 1986-07-23 |
| CA1237538A (en) | 1988-05-31 |
| US4772932A (en) | 1988-09-20 |
| FR2582151A1 (fr) | 1986-11-21 |
| FR2582151B1 (fr) | 1989-03-24 |
| NL8503532A (nl) | 1986-07-16 |
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