DE3530065A1 - Verfahren zur herstellung eines halbleiters - Google Patents

Verfahren zur herstellung eines halbleiters

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Description

PATENT- UND RECHTSANWÄLTE
PATENTANWÄLTE DIPL.-ING. W. EITLE · DR. RER. NAT. K. HOFFMANN · DIPL-ING. W. LEHN
DIPL.-ING. K. FCJCHSLE · DR. RER. NAT. B. HANSEN . DR. RER. NAT. H -A. BRAUNS · DIPL.-IN6. K. GORS
DIPL.-ING. K. KOHLMANN · RECHTSANWALT A. NETTE
. 9.
MITSUBISHI DENKI KABUSHIKI KAISHA 42 532
Tokyo / Japan
Verfahren zur Herstellung eines Halbleiters
Die Erfindung bezieht sich auf ein Verfahren zur Herstellung eines Halbleiters, insbesondere eines Feldeffekthalbleiters mit isolierter Steuer- bzw. Gate-Elektrode mit einer niedrig dotierten Senken- bzw. Drain-(im folgenden als LDD bezeichnet)-ausbildung.
Fig. IA bis IC sind Querschnitte zur Darstellung der Hauptschritte bei der üblichen Herstellung eines Halbleiters dieser Art, wohingegen die Fig. 2A bis 2D die Schritte zur Herstellung eines anderen üblichen Halbleiters zeigen.
In den Fig. IA bis IC werden auf einen p-Typ-Siliziumsubstrat eine gate-isolierende Schicht 2 und eine Gate-Elektrode 3 ausgebildet und eine n-Typ-Zone 4 niedriger Dichte wird verwendet, um eine Quelle bzw. Source und eine Senke bzw. Drain durch Ioneninjektion einer n-Typ-Verunreinigung (I) niedriger Dichte unter einer
ARABELLASTRASSE 4 . D-SOOO MÖNCHEN 81 · TELEFON C0893 911087 · TELEX 5-29619 CPATHEJ · TELEKOPIERER 9183
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niedrigen Beschleunigungsspannung auszubilden, wobei die Gate-Elektrode als eine Maske verwendet wird (Fig. 1). Die Ioneninjektion kann durchgeführt werden, nachdem die Isolierschicht 2 mit Ausnahme eines Teils davon unter der Gate-Elektrode 3 entfernt wurde, wie in Fig. IA gezeigt. Dann, wie in den Fig. IB gezeigt, wird eine Oxidschicht 9 unter Verwendung einer chemischen Verdampfung bei niedrigem Druck (low pressure chemical vapor deposition = LPCVD) aufgebracht. Die Schicht kann aus einem Metall mit einem hohen Schmelzpunkt, wie z. B. Wolfram, hergestellt sein, das durch Bedampfen, wie bei 91 in Fig. 2A bis 2D dargestellt, aufgebracht wird. Darauf wird, wie in Fig. IC dargestellt, die Oxidschicht 9 mit Ausnahme eines Teils 10 (Fig. 2A bis 2D, ein leitender Abschnitt 10') davon an einer Gate-Seitenwand durch anisotropes reaktives Ionenätzen (RIE) entfernt. Als nächstes wird eine n-Typ-zone 5 hoher Dichte durch Ioneninjektion einer n-Typ-Verunreinigung (I) hoher Dichte ausgebildet, wobei die Gate-Elektrode und der Oxidteil als Maske verwendet werden. Auf diese Weise wird der LDD-Aufbau ausgebildet. Darauf werden eine isolierende Schutzschicht 11 und ein Kontaktloch (Fig. 2D) ausgebildet und der Halbleiter durch eine Verdrahtung 12, die sich durch das Kontaktloch erstreckt, fertiggestellt.
Bei dem gewöhnlichen LDD-Aufbau ist es schwierig, den Zeitpunkt zu bestimmen, wann das anisotrope RIE beendet werden soll, d. h., da der Oxidteil 10 (10') an der Seitenwand in den folgenden Schritten als Maske verwendet wird, ist die Breite L des Oxidteils sehr wichtig. Wenn sein Ätzen nicht genau beendet wird, wird die Breite L des Oxidteils veränderlich, und
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manchmal wird sogar die Source-/Drain-Zone weggeätzt.
Wenn weiter die n-Typ-Zone 4 niedriger Konzentration z. B. durch Injizieren von Phosphor bei 1 χ 10 Ionen/cm2 unter 30 KeV ausgebildet wird, kann diese Zone nicht amorph gemacht werden. Die kristalline Struktur muß daher durch Hochtemperaturanlassen wiedergewonnen werden; sonst können Leckströme auftreten. Ein derartiges Anlassen verhindert die Ausbildung flacher Verbindungen, die eine Minimierung der Größe des Halbleiters unmöglich machen.
Ein anderes Problem bei üblichen LDD-Ausbildungen, die unter Verwendung eines Oxidschichtteils an der Gate-Seitenwand hergestellt wurden, besteht darin, daß während eines Mos-Fet-Verfahrens heiße Träger in den Oxidschichtteil 10 injiziert werden, woraufhin die n-Typ-Zone 4 niedriger Konzentration verarmt, wodurch ihr Widerstand vergrößert wird, was zu einer Abnahme der Transkonduktanz des Halbleiters führt. Wenn weiter versucht wird, die Größe des Halbleiters zu verkleinern, indem man die Verbindungen flacher macht, werden die Widerstände der Source-/Drain-Zone, der Gate-Elektrode und der Kontakte vergrößert.
Es ist somit Aufgabe der vorliegenden Erfindung, ein Verfahren zur Herstellung eines Halbleiters zu schaffen, mit dem die Steuerung der Breite des Oxidteils an der Gate-Seitenwand verbessert wird.
Mit der Erfindung soll in vorteilhafter Weise ein Verfahren zur Herstellung eines Halbleiters geschaffen werden, mit dem ein LDD-Aufbau mittels eines niedrigen Teraperaturverfahrens ausgebildet werden kann.
Weiter soll mit der Erfindung ein Verfahren zur Herstellung eines Halbleiters geschaffen werden, mit dem die Abnahme der Transkonduktanz und die Zunahme der Widerstände der Elemente, wie z. B. der Gate-Elektrode, infolge von Injektion heißer Träger in den Oxydteil an der Gate-Seitenwand verhindert werden.
Erfindungsgemäß wird der Oxydteil an der Seitenwand des Gates durch Schaffung einer Isolierschicht an der Gate-Elektrode, Ausbilden einer Schicht auf einem Wafer und anisotropes Wegätzen der Schicht mittels RIE mit Ausnahme eines Teils davon an der Gate-Seitenwand ausgebildet.
Bei den Herstellungsvefahren für einen Halbleiter gemäß der Erfindung wird eine Isolierschicht auf einer Gate-Elektrode eines Gates und eine Zone hoher Dichte der Source-/Drain-Zone durch Ioneninjektion einer Verunreinigung ausgebildet, wobei eine Oxydschicht des Gates und eine Isolierschicht an den Gate als Maske verwendet werden. Nachdem eine leitende Schicht auf einen Wafer ausgebildet ist, wird sie anisotropisch weggeätzt, um einen Teil davon an der Seitenwand des Gates zu belassen. Nach Entfernen der Maske wird eine Zone niedriger Dichte der Source-/Drain-Zone durch Ioneninjektion einer Verunreinigung ausgebildet.
Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung wird die Zone niedriger Dichte durch Ioneninjektion einer Verunreinigung ausgebildet, indem die Isolierschicht an dem Gate als Maske verwendet wird. Dann wird die Oxydschicht an der Seitenwand des Gates unter Verwendung der Isolierschicht als Maske ausgebildet, und dann wird die Zone hoher
Dichte durch Ioneninjektion einer Verunreinigung ausgebildet, wobei die Isolierschicht und die Isolierschicht an dem Gate als Maske verwendet werden.
Gemäß einer weiteren Ausführungsform der Erfindung wird der Oxydschichtteil an der Seitenwand des Gates, der als ein Teil der Maske für die Ioneninjektion verwendet wird, aus einem Metall mit einem hohen Schmelzpunkt oder einer Siliziumverbindung eines derartigen Metalls ausgebildet.
Bei einer weiteren Ausführungsform der Erfindung wird eine leitende Schicht oder eine polykristalline Halbleiterschicht nach der Ausbildung einer Isolierschicht an einer Gate-Elektrode ausgebildet, die dann anisotropisch unter Verwendung von RIE weggeätzt wird, um den Teil an der Gate-Seitenwand auszubilden.
Das Verfahren zur Herstellung eines Halbleiters gemaß der Erfindung ist weiter gekennzeichnet durch Ausbildung einer Siliziumverbindung an einem gewünschten Teil der Gate-Elektrode oder der Gate-Elektrode und der Source-/Drain-Zone, wenn ein Feldeffekthalbleiter mit isolierter Steuerelektrode mit dem LDD-Aufbau hergestellt wird.
Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im folgenden näher beschrieben. Es zeigen:
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Fig. IA bis IC die Hauptschritte des bekannten Verfahrens zur Herstellung eines MOS-Feldeffekthalbleiters mit einem LDD-Aufbau;
Fig. 2A bis 2D die Hauptschritte eines anderen bekannten Verfahrens;
Fig. 3A bis 3D die Hauptschritte einer ersten Aus-Ausführungsform der Erfindung;
Fig. 4A bis 4C die Hauptschritte einer zweiten Ausführungsform der Erfindung;
Fig. 5A bis 5C die Hauptschritte einer dritten Ausführungsform der Erfindung;
Fig. 6A bis 6C die Hauptschritte einer vierten Ausführungsform der Erfindung; 15
Fig. 7A bis 7D die Hauptschritte einer fünften Ausführungsform der Erfindung;
Fig. 8A bis 8D die Hauptschritte einer sechsten Ausführungsform der Erfindung;
Fig. 9A bis 9C die Hauptschritte einer siebten Ausführungsform der Erfindung;
Fig. 1OA bis 1OE eine achte Ausführungsform der Erfindung;
Fig. HA bis llE eine neunte Aus führungsform der Erfindung
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Fig. 12A bis 12F eine zehnte Ausführungsform der Erfindung; und
Fig. 13A bis 13D eine elfte Ausführungsform der Erfindung.
Die Figuren 3A bis 3D zeigen die Schritte eines Verfahrens zur Herstellung eines Halbleiters gemäß einer ersten Ausführungsform der Erfindung. In den Fig. 3A bis 3D sind die Teile, die denen in Fig. IA bis IC entsprechen, mit den gleichen Bezugszeichen versehen.
Weiter bezeichnet Bezugszeichen 20 eine Gate-Elektrode, bestehend aus einer Gate-Isolierschicht 2 und einer polykristallinen Siliziumschicht 3, die auf einem p-Typ-Siliziumsubstrat 1 ausgebildet ist. Eine n-Typ-Zone 4 niedriger Dichte wird z. B. mittels Injizieren von As(I)-Ionen bei einer Dichte von 4 χ 101 /cm2 unter einer Beschleunigungsspannung von 35 KeV ausgebildet, wobei die Gate-Elektrode 20 als Maske verwendet wird, wie dies in Fig. 3A dargestellt ist. Auf dem Wafer wird eine Oxydschicht 11 durch LPCVD bis zu einer Dicke von 300 Ä als ein Ätzunterbrecher ausgebildet, und dann wird eine polykristalline Siliziumschicht 12 mittels LPCVD auf die Oxydschicht 11 aufgebracht, wie dies in Fig. 3B dargestellt ist. Die polykristalline Siliziumschicht 12 wird dann mittels RIE anisotropisch geätzt, wobei die Lichtemission davon überwacht wird, um den End-Zeitpunkt zu erfassen, bei dem das polykristalline Silizium 13 nur noch an der Gate-Seitenwand übrig ist, wie dies in Fig. 3C dargestellt ist. Dann wird die Atzunterbrecheroxydschxcht 11 entfernt und eine n-Typ-Zone 5 hoher Dichte wird mittels Injizieren von As(II)-Ionen mit einer Dichte von 4 χ 10 ~Vcm2 unter einer Beschleunigungsspannung von 50 KeV ausgebildet, wobei die Gate-Elektrode 20 und das polykristalline Silizium 13 an der Gate-Seitenwand, dessen Breite L ist, als Maske verwendet werden, wo-
durch sich eine LLD-Ausbildung ergibt, wie in Fig. 3D dargestellt. Die Anordnung wird durch Ausbilden von Kontaktfenstern in der Ausbildung und durch Hinzufügen von Verdrahtungselektroden in geeigneter Weise fertiggestellt.
Da bei dieser Ausführungsform das polykristalline Silizium 12 an der Oxydschicht 11 ausgebildet wird, die an der Siliziumfläche nach der Ioneninjektion unter Verwendung der Gate-Elektrode 20 als Maske ausgebildet wird und mittels RIE anisotrop geätzt wird, ist es möglich, genau den Endpunkt des Ätzens festzustellen. Hierdurch wird die Steuerbarkeit der Breite des polykristallinen Siliziums 13 an der Gate-Seitenwand verbessert und die Gefahr des Wegätzens der Source-/Drain-Zone wird vermieden.
Bei dieser Ausführungsform wird die Breite L des polykristallinen Silizium 13 an der Gate-Seitenwand durch die Dicke der Gate-Elektrode bestimmt.
Im folgenden soll eine zweite Ausführungsform der Erfindung beschrieben werden. In den Fig. 4A bis 4C wird nach der Ausbildung einer Gate-Isolierschicht 2 und einer polykristallinen Siliziumschicht 3 auf einem p-Typ-Siliziumsubstrat 1 eine Gate-Elektrode 30 durch Aufbringen einer Oxydschicht 21 mittels LPCV bis zu einer Dicke von 0,1 bis 0,5 μ (Fig. 4A) ausgebildet. Die hierauf folgenden Schritte sind die gleichen wie bei der vorangegangenen Ausführungsform, mit der Ausnahme, daß die Dicke der Gate-Elektrode größer als die der entsprechenden Ausbildung bei der vorausgegangenen Ausführungsform ist, so daß die Breite L1 des polykristallinen Siliziumteils 22
an der Gate-Seitenwand größer als L ist und die Ioneninjektion mit Phosphor (II)-Ionen mit einer Dichte von
ι ο
4 χ 10 /cm2 unter einer Beschleunigungsspannung von 35 KeV durch die Oxydschicht 11 durchgeführt wird. In diesem Fall ist es mit der Gegenwart der Oxydschicht 11 sogar nach der Phosphorioneninjektion möglich, das polykristalline Silizium 22 an der Seitenwand durch Verwendung eines weiteren anisotropen Ätzens zu entfernen. Entsprechend dieser Ausführungsform kann ein Feldeffekthalbleiter mit einem p-Typ-Kanal isolierenden Gate (MOS) durch Ändern der Leitfähigkeitstypen des Substrats und der Verunreinigung hergestellt werden.
Entsprechend diesen Ausführungsformen wird der Schritt des Ausbildens des Ätzunterbrechers, bestehend aus der Oxydschicht und dem polykristallinen Silizium verwendet und das anisotrope RIE wird in bezug hierzu durchgeführt. Es ist somit leicht möglich, den Endpunkt des
Ätzens festzustellen und somit die Breite des polykristallinen Silizium an der Gate-Seitenwand zu steuern.
Die Fig. 5A bis 5C zeigen die Hauptschritte einer dritten Ausführungsform der Erfindung.
In Fig. 5A werden eine Gate-Isolierschicht 2 und eine polykristalline Siliziumschicht 3, die als Gate-Elektrode dient, auf einem p-Typ-Siliziumsubstrat 1 ausgebildet, und dann werden darauf eine Isolierschicht, z. B. eine Nitridschicht 21' mittels LPCVD ausgebildet. Darauffolgend wird durch Photoätzen diesex Schichten ein Gate ausgebildet. Dann wird, wie in Fig. 5B dargestellt, ein Gate-Seitenwandteil einer
Oxydschicht 15 durch eine Wärmebehandlung ausgebildet, wobei die Nitridschicht 21' als Maske verwendet wird und eine Zone 5 hoher Konzentration einer Source-/Drain-Zone wird z. B. durch Injizieren von Arsenidionen (III) als Ionen mit einer Dichte von 4 χ 10 "Vcm2 ausgebildet, wobei die Nitridschicht 14 und die Gate-Seitenwandoxydschicht 15 als Maske verwendet werden. Darauf werden, wie in Fig. 5C gezeigt, die Nitridschicht 21' und die Seitenwandoxydschicht 15 entfernt und eine Zone 4 der Source/Drain niedriger Konzentration, z. B. mittels Injizieren von Phosphorionen (IV) mit einer Dichte von 1 1013 Ionen/cm2 ausgebildet, wodurch sich eine LDD-Ausbildung ergibt.
Obwohl es nicht dargestellt ist,wird der Halbleiter durch weiteres Ausbilden einer Kontaktöffnung und das notwendige Verdrahten fertiggestellt. Wenn eine SNOS-Ausbildung (Oxydschicht + Nitridschicht) als gate-isolierende Schicht 2 verwendet wird, ist es ausreichend, den Gate-Seitenwandteil zu oxidieren.
Obwohl weiter die Zone 5 hoher Konzentration vor der Ausbildung der Zone 4 niedriger Konzentration ausgebildet wird, können diese Schritte ausgetauscht werden.
Eine alternative Form der beschriebenen Ausführungsform wird im einzelnen unter Bezugnahme der Fig. 6A bis 6C beschrieben. Zuerst wird, wie in Fig. 6A gezeigt, ein Gate, bestehend aus der Gate-Isolierschicht 2 und der polykristallinen Siliziumschicht 3 auf einem p-Typ Siliziumsubstrat 1 in der gleichen Weise wie in Fig. 5A dargestellt, ausgebildet, und dann wird mittels Injizieren einer n-Typ-Verunreinigung (I) niedriger Konzentration unter einer niedrigen Be-
schleunigungsspannung eine Source-/Drain-Zone 4 niedriger Konzentration ausgebildet, wobei die Nitridschicht 21' als Maske verwendet wird. Darauf wird, wie in Fig. 6B dargestellt, eine Oxydschicht 15 an einer Seitenwand des Gates ausgebildet, wobei die Nitridschicht 21' als Maske verwendet wird, und dann wird die Zone 5 hoher Konzentration durch Injizieren einer n-Typ-Verunreinigung (II) hoher Konzentration ausgebildet, wobei die Nitridschicht 21' und der Oxydschichtteil 15 an der Gate-Seitenwand als Maske verwendet werden. Nachdem die Nitridschicht 14 und die Oxydschicht 15 entfernt sind, erhält man die LDD-Ausbildung, wie in Fig. 6C gezeigt.
Entsprechend diesen Ausführungsformen ist es nicht erforderlich, den Oxydschichtteil 15 an der Gate-Seitenwand vor der Ioneninjektion zu entfernen, und somit gibt es keine Verminderung der Dicke der ausgebildeten Oxydschicht (SOP).
Wie oben beschrieben, wird die Oxydschicht an der Gate-Seitenwand unter Verwendung der Isolierschicht an dem Gate als Maske ausgebildet, und die Zone hoher Konzentration der Source-/Drain wird durch Injizieren von Verunreinigungsionen ausgebildet, wobei die Oxydschicht an der Gate-Seitenwand und die Isolierschicht an dem Gate aus Maske verwendet werden, und nachdem die Oxydschicht an der Gate-Seitenwand entfernt ist, wird die Zone niedriger Konzentration der Source/Drain durch Injizieren von Verunreinigungsionen ausgebildet. Entsprechend der anderen Ausführungsform der Erfindung wird, obwohl die Zone niedriger Konzentration durch Injizieren von Verunreinigungsionen unter Verwendung der Isolierschicht an
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dem Gate als Maske ausgebildet wird, die Oxydschicht an der Gate-Seitenwand unter Verwendung der Isolierschicht an dem Gate als Maske ausgebildet, und dann wird die Zone hoher Konzentration durch Injizieren von Verunreinigungsionen unter Verwendung dieser Oxydschicht und der Isolierschicht an dem Gate als Maske ausgebildet. Bei dieser Anordnung kann die Ausbildung der Oxydschicht an der Gate-Seitenwand leicht gesteuert werden.
Bei dieser Ausführungsform wird die Isolierschicht an der Gate-Elektrode ausgebildet, die als ein Ätzunterbrecher für das anisotrope RIE der leitenden oder polykristallinen Halbleiterschicht dient. Daher kann der Endpunkt des Ätzens genau erfaßt werden, und somit die Breite des Teils an der Gate-Seitenwand genau gesteuert werden.
Fig. 7A bis 7D zeigen die Hauptschritte bei dieser Ausführungsform der Erfindung.
Zuerst werden, wie in Fig. 7A gezeigt, eine Gate-Isolierschicht 2 und eine polykristalline Gate-Elektrode 3 auf einem p-Typ-Siliziumsubstrat 1 ausgebildet. Dann wird eine Isolierschicht 40 darauf mittels CVD bei geringem Druck bis zu einer Dicke von 300 Ä aufgebracht. Nachdem die Gate-Elektrode 3 und die Isolierschicht 40 darauf in der gewünschten Form ausgebildet sind, wird eine n~-Typ-Zone 4 mittels Injizieren von z. B. Phosphorionen (P ) durch den Film 2 mit einer Dichte 2 χ 1013-Ionen/cm2 unter einer Beschleunigungsspannung von 60 KeV ausgebildet, wobei die geformte Gate-Elektrode 3 und die Schicht 40 darauf als Maske verwendet werden. Dann wird, wie in
Fig. 7B dargestellt, eine leitende Schicht 41, z. B.. aus polykristallinem Silizium z. B. mittels LPCVD bis zu einer Dicke von 4000 Ä ausgebildet. Darauf, wie in Fig. 7C dargestellt, wird die leitende Schicht 41 anisotrop unter Verwendung von RIE geätzt, wobei die Lichtemission davon überwacht wird, um den Endpunkt des Ätzens zu erfassen. Nach der Erfassung des Endpunktes wird das Ätzen beendet, um einen Teil 41A der leitenden Schicht 41 an der Seitenwand des Gates ungeätzt zu belassen. Dann werden, nachdem die Isolierschicht 40 und die Gate-Isolierschicht 2, die als Ätzunterbrecher dienen, entfernt, eine n+-Typ-Zone mittels Injizieren von Arsenidionen (As ) mit einer Dichte von 4 χ 10 Ionen/cm2 unter einer Beschleunigungsspannung von 50 KeV ausgebildet, wobei die Gate-Elektrode und der leitende Teil 7A als Maske dienen, wodurch sich eine LDD-Ausbildung ergibt. Darauf werden, wie in Fig. 7D gezeigt, eine isolierende Schutzschicht 11 und Kontaktlöcher ausgebildet, und eine Elektrodenverdrahtung 12 vorgesehen, wodurch der Halbleiter fertiggestellt wird.
Obwohl bei der oben beschriebenen Ausführungsform ein n-Kanal-MOS-Feldeffekthalbleiter beschrieben wird, ist die Erfindung ebenfalls für die Herstellung von p-Kanal-MOS-Feldeffekthalbleiter geeignet, indem man einfach ein n-Typ-Substrat und p-Typ-Verunreinigungsionen verwendet.
Da der leitende Schichtteil an der Gate-Seitenwand durch Ausbilden der leitenden Schicht an der Isolierschicht an der Gate-Elektrode und durch anisotropische RIE-Ätzen derselben geschaffen wird, kann der Endpunkt des Ätzens leicht festgestellt werden, und
somit die Breite des leitenden Schichtteils genau gesteuert werden. Zusätzlich wird die Möglichkeit des Wegätzens der Gate-Elektrode ausgeschlossen. Es ist weiter möglich, die Breite des leitenden Schichtteils bei irgendeinem Wert einzustellen, wodurch das Verfahren selbst einfach ist, und somit ist es möglich, eine LDD-Ausbildung in gut gesteuerter Weise zu schaffen.
Fig. 8A bis 8D zeigen die Hauptschritte einer sechsten Ausführungsform der Erfindung. Zuerst wird, wie in Fig. 8A dargestellt, eine Gate-Elektrodenschicht 50, bestehend aus einer Gate-Oxydschicht 2 und einer polykristallinen Gate-Elektrode 3 auf einem p-Typ-Siliziumsubstrat 1 ausgebildet, und dann wird eine n~-Typ-Zone 4 durch Injizieren von z. B. Phosphorionen (P+) mit einer Dichte von 1 χ 10^/cma durch die Gate-Isolierschicht 2 bei einer Beschleunigungsspannung von 50 KeV ausgebildet, wobei die Gate-Elektrode 3 als Maske verwendet wird. Dann wird, wie in Fig. 8B dargestellt, eine Metall hohen Schmelzpunkts, wie z. B. Wolfram, darauf aufgebracht, wobei z. B. eine Aufdampftechnik verwendet wird, um eine Wolframschicht 51 mit einer Dicke von 4000 Ä auszubilden.
Dann wird, wie in Fig. 8C dargestellt, die Wolframschicht 51, mit Ausnahme eines Teils 52 davon an der Gate-Seitenwand durch anisotropes RIE entfernt, und ein Teil der dadurch offenen Oxydschicht 2 ebenfalls entfernt. Darauf wird die n+-Typ-Zone 5 durch Injizieren von Arsendidionen (As ) mit einer Dichte von 4 χ lO^/cm2 bei einer Beschleunigungsspannung von 50 KeV ausgebildet, wobei die Gate-Elektrodenschicht 11 und der Wolframteil 13 an der Seitenwand als Maske verwendet werden, wodurch sich eine LDD-Ausbil-
dung ergibt. Dann wird, wie in Fig. 8D gezeigt, eine isolierende Schutzschicht 11 ausgebildet, in der gewünschte Kontaktöffnungen darauffolgend ausgebildet werden. Nach dem Ausbilden der Elektrodenverdrahtung 12 ist der Halbleiter fertig.
Obwohl ein n-Kanal-MOS-Feldeffekthalbleiter beschrieben wurde, ist die Erfindung ebenfalls auf die Herstellung von p-Typ-MOS-Feldeffekthalbleiter anwendbar, die ein n-Typ-Substrat verwendet, in die p-Typ-Verunreinigungen injiziert werden. Weiter kann statt des Metalls mit hohem Schmelzpunkt eine Silizium-Verbindung eines derartigen Metalls verwenden werden.
Entsprechend dieser Ausführungsform ist es möglich, da der Gate-Seitenteil aus einem Metall mit hohem Schmelzpunkt oder einer Siliziumverbindung eines derartigen Metalls ausgebildet ist, einen Teil heißer Träger durch die Gate-Elektrode zu erhalten, und daher wird ein MOS-Feldeffekthalbleiter erhalten, dessen Transkonduktanz nicht durch Heißträgerinjektion verschlechtert ist.
Die Fig. 9A bis 9C stellen die Hauptschritte der siebten Ausführungsform der Erfindung dar.
Zuerst wird eine Gate-Elektrode 50, bestehend aus einer Gate-Isolierschicht 2 und einem polykristallinen Silizium 3 auf einem Siliziumsubstrat 1 ausgebildet, und dann wird eine n-Typ-Zone 4 niedriger Konzentration durch Injizieren von z. B. p-Ionen (I) einer Menge von 1 χ 10 ^ Ionen/cm2 durch die Gate-Isolierschicht 2 unter einer Beschleunigungsspannung von 50 KeV ausgebildet, wobei die Gate-Elektrode 50 als
Maske verwendet wird (Fig. 9A). Dann wird eine Pt-Schicht 51 auf dem Siliziumsubstrat 1 bis zu einer Dicke von 2000 Ä durch Aufdampfen (Fig. 9B) ausgebildet. Darauf wird das Substrat wärmebehandelt, um eine Siliziumverbindung des polykristallinen Siliziums 3 auszubilden (Fig. 9C). Die Pt-Schicht 51 und die gate-isolierende Schicht 2 werden entfernt, und dann wird, nach der As (II)-Ioneninjektion mit 4 χ 10 ^ Ionen/cm2 bei einer Beschleunigungsspannung von 50 KeV unter Verwendung einer Siliziumverbindungszone 52 der Gate-Elektrode als Maske das Substrat wärmebehandelt, um die n-Typ-Zone 5 hoher Konzentration auszubilden, wodurch sich die LDD-Ausbildung ergibt (Fig. 9D). Schließlich wird in der Zone 5 eine Kontaktöffnung ausgebildet und die Verdrahtung dadurch vorgenommen, wodurch sich ein fertiger Halbleiter ergibt (Fig. 9E).
Bei dieser Ausführungsform dient der Seitenwandteil der Gate-Elektrode ebenfalls als Gate-Elektrode, so daß heiße Träger von der Gate-Elektrode abgeleitet werden können, wodurch verhindert wird, daß die Transkonduktanz abnimmt.
Ebenfalls umfaßt bei dieser Ausführungsform die LDD-Ausbildung eine Gate-Elektrode 20 aus einer Siliziumverbindung.
Eine andere Ausführungsform, bei der sowohl die Gate-Elektrode 20 als auch die Source-/Drain-Zone als Siliziumverbindung ausgebildet sind, soll im folgenden beschrieben werden. Fig. 1OA bis 1OE zeigen die Hauptschritte einer achten Ausführungsform des erfindungsgemäßen Verfahrens, bei dem dies bewirkt wird.
Der in Fig. 1OA gezeigte Schritt ist der gleiche wie im Falle der Fig. 9A. Nach diesem Schritt wird eine Widerstandsschicht 54 auf dem Siliziumsubstrat 1 ausgebildet, und ein Teil der Gate-Isolierschicht 2 an einer gewünschten Zone der Source/Drain wird entfernt, wobei die Widerstandsschicht 54 als Maske verwendet wird (10B). Nach der Entfernung der Widerstandsschicht 54 wird ein Metall 55 mit hohem Schmelzpunkt, wie z. B. Titan, bis zu einer Dicke von 2000 Ä mittels Aufdampfen aufgebracht. Nachdem die Siliziumverbindung der Source-/Drain-Zone zur Schaffung von Zonen 60 und 70 aus einer Siliziumverbindung (Fig. 10C) ausgebildet ist, werden das Metall mit dem hohen Schmelzpunkt (das nicht zu einer Siliziumverbindung umgewandelt wurde) und die Gate-Isolierschicht entfernt. Darauf wird die Zone 5 hoher Konzentration der Source/Drain durch Injizieren von z. B. As mit 4 χ 10 Ionen/cm2 unter 50 KeV ausgebildet, wodurch sich eine LDD-Ausbildung ergibt (Fig. 10D). Auf die Wärmebehandlung folgend werden Kontaktlöcher ausgebildet und die Verdrahtung dadurch durchgeführt, wodurch sich ein fertiger Halbleiter ergibt (Fig. 10C).
Bei dieser Ausführungsform ist es möglich, zusätzlich zu den Wirkungen bei den oben beschriebenen Ausführungsformen, den Schichtwiderstand der Source-/Drain~ Zone, in der das Metall zu einer Siliziumverbindung umgewandelt wird, zu vermindern. Wenn jedoch das Metall 55 mit hohem Schmelzpunkt rings um die Source-/ Drain-Zone und die Gate-Elektrode durch Wärmebehandlung über eine beträchtliche Zeitdauer in eine Siliziumverbindung umgewandelt wird, kann das Metall übersilizidiert werden, wodurch sich ein Kurzschluß zwischen der Gate-Elektrode und dem Source-/Drainergibt.
Fig. HA bis HE zeigen die Hauptschritte in einer weiteren Ausführungsform der Erfindung, bei der dieses Problem ausgeschlossen ist.
Fig. HA entspricht der Fig. 1OA. Nach diesem Schritt wird eine Widerstandsschicht 54 an dem Siliziumsubstrat 1 ausgebildet, und während die Widerstandsschicht 54 als Maske verwendet wird, wird ein Teil der Gate-Isolierschicht 20 in einer gewünschten Zone der Source/Drain entfernt. Dann wird mit einer Menge von 4 χ 1015 Ionen/cm2 bei 30 KeV As (III) injiziert (Fig. HB) . Nach Entfernung der Widerstandsschicht wird ein Metall 55 mit hohem Schmelzpunkt, wie z. B. Molybden, mittels Aufdampfen bis zu einer Dicke von 2000 Ä aufgebracht. Darauf wird eine Wärmebehandlung durchgeführt. Da die Verunreinigungskonzentration der Source-/Drain-Zone, die silizidiert werden soll, hoch ist, wird die Reaktionsgeschwindigkeit zur Ausbildung der Siliziumverbindung bei der Wärmebehandlung vermindert, so daß die sich ergebende Siliziumverbindung keinen Kurzschluß zwischen der Gate-Elektrode und der Source/Drain bewirkt (Fig. HC) . Darauf wird die Molybdenschicht 55 (die nicht silizidiert ist) entfernt, und As (II) bei 4 χ 1015 Ionen/cm2 unter 50 KeV injiziert, um eine LDD-Ausbildung (Fig. HD) zu erhalten. Schließlich wird das Substrat wärmebehandelt und nach dem Verdrahten durch die Kontaktlöcher der Halbleiter fertiggestellt (Fig. HE) .
Bei dieser Ausführungsform wird das Metall mit hohem Schmelzpunkt mittels Aufdampfen aufgebracht. Daher muß, da das Metall unvermeidbar auf die gesamte Oberfläche des Siliziumsubstrats aufgebracht wird, der Teil davon, der keine Siliziumverbindung ausbildet,
in einem bekannten Schritt entfernt werden.
Fig. 12A bis 12F zeigen die Hauptschritte einer Ausführ ungs form, in der die Entfernung des Metalls mit hohem Schmelzpunkt nicht stattfindet.
Fig. 12A und 12B entsprechen den Fig. 1OA bzw. 1OB. Nach dem in Fig. 12B gezeigten Schritt wird die Widerstandsschicht 54 entfernt und dann wird eine WoIframsiliziumschicht vorzugsweise auf der Source-/Drain-Zone mit Ausnahme eines Teils unterhalb der gate-isolierenden Schicht und auf der Gate-Elektrode durch LPCVD (Fig. 12C) aufgebracht. Darauf wird die Gate-Isolierschicht entfernt und As (II) bei 4 χ 1015 Ionen/cm2 unter 50 KeV injiziert, wodurch sich eine LDD-Ausbildung ergibt (Fig. 12D). Dann wird eine Wärmebehandlung durchgeführt (Fig. 12E) und eine Kontaktöffnung ausgebildet. Nach dem Verdrahten wird der Halbleiter fertiggestellt (Fig. 12E). Somit wird entsprechend dieser Ausführungsform der Schritt des Entfernens des Teils des Metalls mit hohem Schmelzpunkt, der keine Siliziumverbindung eingegangen ist, überflüssig.
Obwohl unter Bezugnahme auf die obigen Ausführungsformen n-Kanal-isolierter Gate (MOS)-Halbleiter beschrieben wurden, kann die Erfindung ebenfalls bei der Herstellung von p-Kanal-isolierten gesteuerten (MOS)-Feldeffekthalbleitern angewendet werden, indem man ein n-Typ-Substrat verwendet und da hinein p-Typ-Verunreinigungen injiziert.
Entsprechend dem erfindungsgemäßen Verfahren wird der Gate-Seitenwandteil und/oder die Source-/Drain-
Zone in eine Siliziumverbindung umgewandelt. Der Seitenwandteil dient daher als ein Teil der Gate-Elektrode, durch den heiße Träger abgeleitet werden, so daß eine Verminderung der Transkonduktanz des HaIbleiters ausgeschlossen wird und der Schichtwiderstand der Source-/Drain-Zone, die in eine Siliziumverbindung umgewandelt wurde) vermindert wird.
Fig. 13A bis 13D stellen die Hauptschritte einer weiteren Ausführungsform der Erfindung dar.
Wie in Fig. 13A gezeigt, wird eine Gate-Elektrode 20 auf einem p-Typ-Siliziumsubstrat 1 ausgebildet. Dann wird eine n-Typ-Zone 4 niedriger Konzentration durch
Injizieren von beispielsweise P+-Ionen (I) mit
1 χ 10·^ Ionen/cm2 unter einer Beschleunigungsspannung von 30 KeV ausgebildet, wobei die Gate-Elektrode 20 als Maske verwendet wird. Darauf wird, wie in Fig. 13B gezeigt, die Zone 4 durch Injektion von Silizium-
ionen (III) mit etwa 10 χ 10 5 Ionen/cm2 bei einer Beschleunigungsspannung von 30 KeV amorph ausgebildet, um eine amorphe Zone 61 zu erhalten. Dann wird, wie in Fig. 13C dargestellt, eine Oxydschicht 19 durch LPCVD ausgebildet. Darauf, wie in Fig. 13D dargestellt, wird die Oxydschicht 19 mit Ausnahme eines Teils 19' davon an einer Seitenwand der Gate-Elektrode 20 mittels anisotropen Ätzens entfernt. Dann wird eine n-Typ-Zone 5 hoher Konzentration mittels Injektion von z. B. As+-Ionen mit 4 χ 10 Ionen/cm2 bei 50 KeV ausgebildet, wobei die Gate-Elektrode 20 und der Oxydschichtteil 19' als Maske verwendet werden, wodurch sich eine LDD-Ausbildung ergibt. Dann wird die Source-/Drain-Zone durch ein Anlaßverfahren bei niedriger Temperatur, wie z. B. ein Schnellanlassen, aktiviert,
und danach wird, nach der Herstellung der Kontaktlöcher und der Verdrahtung dadurch der Halbleiter fertiggestellt.
Obwohl die oben beschriebene Ausführungsform der vorliegenden Erfindung in bezug auf einen η-Kanal isolierten Gate (MOS)-Feldeffekthalbleiter beschrieben wurde, ist die Erfindung ebenfalls bei einem p-Kanalisolierten Gate (MOS)-Feldeffekthalbleiter anwendbar, indem man ein n-Typ-Substrat und p-Typ-Verunreinigungsionen verwendet.
Obwohl die Source-/Drain-Zone bei der obigen Ausführungsform mittels Injektion von Siliziumionen amorph ausgebildet wird, ist es möglich, statt der Siliziumionen ein Inertgasion, wie z. B. He, Ne, Ar, Kr, Xe oder Rn, zu verwenden.
Entsprechend dieser Ausführungsform kann, da die n-Typ-Source-ZDrain-Zone niedriger Konzentration mittels Ioneninjektion von Siliziuminertgas amorph ausgebildet ist, die Kristallisation durch schnelles Anlassen oder Niedrigtemperaturanlassen wiedergewonnen werden, und somit kann leicht eine flache Injektion realisiert werden, die bei der Minimierung der Größe des Halbleiters wirksam ist.
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Claims (13)

  1. HOFFMANN -EITLE & PARTNER
    PATENT- UND RECHTSANWÄLTE
    PATENTANWÄLTE DIPL.-ΙΝβ. W. EITLE . DR. RER. NAT. K. HOFFMANN · DIPU-ING. W. LEHN
    DIPL.-ING. K. FüCHSLE . DR. RER; NAT. B. HANSEN · DR. RER. NAT. H -A. BRAUNS · DIPL.-ING. K. GDRQ
    DIPL.-ING. K. KOHLMANN - RECHTSANWALT A. NETTE
    MITSUBISHI DENKI KABUSHIKI KAISHA 42 532
    Tokyo / Japan
    Verfahren zur Herstellung eines Halbleiters
    Patentansprüche
    Q.
    Verfahren zur Herstellung eines Halbleiters, gekennzeichnet durch
    - Ausbilden einer gate-isolierenden Schicht und einer polykristallinen Silizium-Gate-Elektrode auf einem Siliziumsubstrat,
    - Ausbilden einer Source-/Drain-Zone mittels Ioneninjektion einer Verunreinigung eines von der des Substrats unterschiedlichen Leitfähigkeitstyp in das Substrat, wobei die Elektrode als Maske verwendet wird, - Ausbilden einer Isolierschicht auf einer Siliziumfläche,
    - Ausbilden eines polykristallinen Siliziums auf der Isolierschicht,
    - Entfernen des polykristallinen Silizium mit Ausnahme
    ARABELLASTRASSE A ■ D-8OOO MÜNCHEN BI . TELEFON ζθ 89J 9110 87 · TELEX 5-29Ö19 CPATHEJ · TELEKOPIERER 31Θ35
    eines Teils davon an einer Seitenwand der Gate-Elektrode durch anisotropes Ätzen, und
    - Ausbilden einer Verunreinigungszone hoher Dichte der Source-/Drain-Zone durch Ioneninjektion einer Verunreinigung eines von dem des Substrats unterschiedlichen Leitfähigkeitstyps, wobei die Gate-Elektrode und das polykristalline Silizium an der Seitenwand als eine Maske verwendet werden.
  2. 2. Verfahren zur Herstellung eines Halbleiters, gekennzeichnet durch
    - Ausbilden einer gate-isolierenden Schicht und einer polykristallinen Silizium-Gate-Elektrode,
    - Ausbilden einer Source-/Drain-Zone durch Ioneninjektion einer Verunreinigung mit einem von dem des Substrats unterschiedlichen Leitfähigkeitstyp in das Substrat, wobei die Elektrode als eine Maske verwendet wird,
    - Ausbilden einer Isolierschicht auf einer Siliziumfläche,
    - Ausbilden eines polykristallinen Siliziums auf der Isolierschicht,
    - Entfernen des polykristallinen Siliziums mit Ausnahme eines Teils an einer Seitenwand der Gates durch anisotropes Ätzen, und
    - Ausbilden einer Verunreinigungszone hoher Dichte der Source-/Drain-Zone durch Ioneninjektion einer Verunreinigung mit einem von dem des Substrats unterschiedlichen Leitfähigkeitstyp, wobei die Gate-Elektrode und das polykristalline Silizium an der Seitenwand als eine Maske verwendet werden.
  3. 3. Verfahren zur Herstellung eines Halbleiters, gekennzeichnet durch
    - Ausbilden einer Gate-Elektrodenschicht auf einem Silizium-Substrat mit einem ersten Leitfähigkeitstyp, umfassend eine Gate-Isolierschicht und eine Gate-Elektrode,
    - Ausbilden eines Teils der Source-/Drain-Zone mit einer niedrigen Verunreinigungskonzentration durch Injizieren einer Verunreinigung eines zweiten Leitfähigkeitstyp in einem Oberflächenabschnitt des Siliziumsubstrats, wobei die Gate-Elektrodenschicht als Maske verwendet wird,
    - Entfernen der gate-isolierenden Schicht mit Ausnahme eines Teils unterhalb der Gate-Elektrode und Ausbilden einer Schicht aus einem Metall mit einem hohen Schmelzpunkt oder einer Siliziumverbindung mit einem Metall mit einem hohem Schmelzpunkt auf einem offenen Flächenabschnitt des Siliziumsubstrats und auf der Gate-Elektrode,
    - Anisotropes Ätzen der Schicht aus dem Metall mit hohem Schmelzpunkt oder der Siliziumverbindung mit dem Metall mit hohem Schmelzpunkt, um einen Gate-Seitenwandabschnitt der Schicht aus dem Metall mit hohem Schmelzpunkt oder der Siliziumverbindung mit dem Metall mit hohem Schmelzpunkt an einem Seitenwandabschnitt der Gate-Elektrodenschicht übrigzulassen, und
    - Ausbilden eines Abschnitts hoher Verunreinigung der Source-/Drain-Zone durch Injizieren einer Verunreinigung mit dem zweiten Leitfähigkeitstyp, wobei die Gate-Elektrodenschicht und der Gate-Seitenwandabschnitt als Maske verwendet werden.
  4. 4. Verfahren zur Herstellung eines Halbleiters, gekennzeichnet durch
    - Ausbilden eines Gates, umfassend eine Gate-Isolier-
    schicht und eine polykristalline Silizium-Gate-Elektrode auf einem Halbleitersubstrat eines ersten Leitfähigkeitstyps ,
    - Ausbilden einer Oxydschicht an einer Seitenwand des Gates unter Verwendung der Isolierschicht als Maske,
    - Ausbilden einer Zone hoher Dichte der Source-/Drain-Zone durch Ioneninjektion einer Verunreinigung, die einen von dem des Substrats unterschiedlichen Leitfähigkeitstyp besitzt,
    - Ausbilden einer Zone niedriger Dichte der Source-/ Drain-Zone durch Ioneninjektion einer Verunreinigung, die einen von dem des Substrats unterschiedlichen Leitfähigkeitstyp besitzt, unter Verwendung des Gates als Maske, und
    - Entfernen der Isolierschicht und der Oxydschicht von der Seitenwand.
  5. 5. Verfahren zur Herstellung eines Halbleiters, gekennzeichnet durch
    - Ausbilden eines Gates auf einem Halbleitersubstrat mit einem Leitfähigkeitstyp, wobei das Gate eine auf dem Substrat ausgebildete gate-isolierende Schicht, eine auf der gate-isolierenden Schicht ausgebildete polykristalline Siliziumschicht-Gate-Elektrode und auf der polykristallinen Siliziumschicht eine Isolierschicht umfaßt,
    - Ausbilden einer Zone niedriger Dichte der Source-/ Drain-Zone durch Ioneninjektion einer Verunreinigung, die einen von dem des Substrats unterschiedlichen Leitfähigkeitstyp besitzt, unter Verwendung des Gates als Maske,
    - Ausbilden einer Oxydschicht an einer Seitenwand des Gates unter Verwendung der Isolierschicht als Maske,
    - Ausbilden einer Zone hoher Dichte der Source-/Drain-
    Zone durch Ioneninjektion einer Verunreinigung, die einen von dem des Substrats unterschiedlichen Leitfähigkeitstyp besitzt, und
    - Entfernen der Isolierschicht und der Oxydschicht von der Seitenwand.
  6. 6. Verfahren zur Herstellung eines Halbleiters, gekennzeichnet durch
    - Ausbilden einer gate-isolierenden Schicht auf einem Siliziumsubstrat mit einem ersten Leitfähigkeitstyp und Ausbilden einer Gate-Elektrode auf einem gewünschten Abschnitt der gate-isolierenden Schicht,
    - Ausbilden einer Isolierschicht auf der Gate-Elektrode,
    - Ausbilden einer Source-/Drain-Zone niedriger Verunreinigungskonzentration durch Injektion von Verunreinigungsionen, die einen zweiten Leitfähigkeitstyp besitzen, in einem Oberflächenabschnitt des Siliziumsubstrats, unter Verwendung der Gate-Elektrode mit der darauf befindlichen Isolierschicht als Maske,
    - Ausbilden einer Leitfähigkeitsschicht auf der Gate-Isolierschicht, mit Ausnahme eines Teils davon, der unterhalb der Gate-Elektrode und auf der Isolierschicht auf der Gate-Elektrode angeordnet ist, - anisotropes Ätzen der Leitfähigkeitsschicht, um nur einen Teil davon an einer Seitenwand der Gate-Elektrode übrigzulassen, und
    - Ausbilden einer Zone hoher Verunreinigung in der Source-/Drain-Zone durch Injektion von Verunreinigungsionen mit einem zweiten Leitfähigkeitstyp unter Verwendung der Gate-Elektrode und des Leitfähigkeitsschichtabschnitts an der Seitenwand der Gate-Elektrode als Maske.
  7. 7. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß die Leitfähigkeitsschicht aus polykristallinem Silizium besteht.
  8. 8. Verfahren zur Hersellung eines Halbleiters, gekennzeichnet durch
    - Ausbilden einer Gate-Elektrode, umfassend eine Gate-Isolierschicht und eine polykristalline Siliziumschicht auf einem Siliziumsubstrat, - Ausbilden einer amorphen Source-/Drain-Zone durch Injizieren eines Siliziumions und eines Inertgasions da hinein unter Verwendung der Gate-Elektrode als Maske,
    - Ausbilden einer Isolierschicht auf dem Siliziumsubstrat und anisotropes Ätzen der Isolierschicht, um letztere zu entfernen, mit Ausnahme eines Teils davon an einer Seitenwand der Gate-Elektrode und
    - Ausbilden einer Verunreinigungszone der Source-/ Drain-Zone hoher Konzentration durch Injizieren von Verunreinigungsionen mit einem von dem des Siliziumsubstrat unterschiedlichen Leitfähigkeitstyp unter Verwendung der Gate-Elektrode und des Teils der Isolierschicht an der Gate-Elektrodenseitenwand als Maske.
    25
  9. 9. Verfahren zur Herstellung eines Halbleiter, gekennzeichnet durch
    - Ausbilden eines Siliziumsubstrats auf einer Gate-Elektrode, umfassend eine Gate-Isolierschicht und eine polykristalline Siliziumschicht,
    - Ausbilden einer Source-/Drain-Zone niedriger Konzentration durch Injizieren von Verunreinigungsionen mit einem von dem des Substrats unterschiedlichen Leitfähigkeitstyp unter Verwendung der Elektrode als
    Maske,
    - Ausbilden einer Siliziumverbindung an einer gewünschten Zone der Elektrode oder an der Elektrode und der Source-/Drain-Zone durch Injizieren von Verunreinigungsionen, die eine von dem Substrat unterschiedlichen Leitfähigkeitstyp besitzen, in die Source-/Drain-Zone,
    - Ausbilden einer Isolierschicht auf dem Substrat,
    - Ausbilden von Kontaktlöchern in der Zone der Source-/ Drain-Zone hoher Konzentration, und
    - Verbindung der Verdrahtung durch die Kontaktlöcher.
  10. 10. Verfahren nach Anspruch 9, dadurch g e k e η nzeichne t,daß das Ausbilden der Siliziumverbindung folgende Schritte umfaßt:
    - Ausbilden einer Schicht aus einem Metall mit einem hohen Schmelzpunkt auf dem Siliziumsubstrat,
    - Ausbilden der Siliziumverbindung an der Gate-Elektrode durch Wärmebehandlung der Schicht aus dem Metall mit hohem Schmelzpunkt und Entfernen eines Teils der Schicht aus dem Metall mit hohem Schmelzpunkt, an dem keine Siliziumverbindung ausgebildet wurde.
  11. 11. Verfahren nach Anspruch 9, dadurch g e k e η nzeichnet, daß das Ausbilden der Siliziumverbindung folgende Schritte umfaßt:
    - Ausbilden einer Widerstandsschicht auf dem Siliziumsubstrat,
    - Entfernen eines Teils der gate-isolierenden auf einer gewünschten Zone der Source-/Drain-Zone unter Verwendung der Widerstandsschicht als Maske,
    - Entfernen der Widerstandsschicht,
    - Ausbilden einer Schicht aus einem Metall mit hohem Schmelzpunkt auf dem Substrat,
    - Ausbilden von Siliziumverbindungen an Teilen der Schicht aus dem Metall mit hohem Schmelzpunkt rings um die Gate-Elektrode und die Source-/Drain-Zone, und
    - Entfernen von Teilen der Schicht aus dem Metall mit hohem Schmelzpunkt, an denen keine Siliziumverbindung ausgebildet wurde, und Unterziehen des Siliziumsubstrats einer Wärmebehandlung.
  12. 12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, daß das Ausbilden der Siliziumverbindung zwischen dem wahlweisen Entfernen der Gate-Isolierschicht und der Widerstandsschicht ein Ioneninjizieren vorgesehen ist, wobei die Ionen einen von dem des Substrats unterschiedlichen Leitfähigkeitstyp aufweisen und sie in eine gewünschte Zone der Source-/ Drain-Zone injiziert werden, wobei die Widerstandsschicht als Maske verwendet wird.
  13. 13. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß das Ausbilden der Siliziumverbindung folgende Schritte umfaßt:
    - Ausbilden einer Widerstandsschicht auf dem Siliziumsubstrat,
    - Entfernen eines Teils der Gate-Isolierschicht an einer gewünschten Zone der Source-/Drain-Zone unter Verwendung der Widerstandsschicht als Maske,
    - Entfernen der Widerstandsschicht,
    - Wahlweises Ausbilden einer Schicht aus einem Metall mit hohem Schmelzpunkt oder einer Siliziumvebindung mit einem Metall mit einem hohen Schmelzpunkt an einer offenen Siliziumfläche unter Verwendung von LPCVD, und
    - Unterziehen des Siliziumsubstrats einer Wärmebehandlung.
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