JPS62193165A - 相補型ｍｉｓ集積回路の製造方法 - Google Patents
相補型ｍｉｓ集積回路の製造方法Info
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- JPS62193165A JPS62193165A JP61034693A JP3469386A JPS62193165A JP S62193165 A JPS62193165 A JP S62193165A JP 61034693 A JP61034693 A JP 61034693A JP 3469386 A JP3469386 A JP 3469386A JP S62193165 A JPS62193165 A JP S62193165A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、相補型ＭＩＳ集積回路特に高密度高信頼性の
相補型ＭＩＳ集積回路の製造方法に関する０ 従来の技術 ＭＩＳ集積回路上のトランジスタは、いわゆる比例縮小
剤に従って寸法が縮小されており、ゲート長やソース・
ドレイン接合深さは小さくなる一方である。それに反し
て、集積回路として用いる時の電源電圧は、使用する側
の都合により一定に保たれたままであり、結果としてト
ランジスタ内部の電界、特にドレインと基板間接合付近
の電界が非常に大きなものとなる０この大きな電界はい
わゆるホットキャリアを発生させ、トランジスタの閾値
電圧の変動や相互コンダクタンスの劣化の原因となるの
で、ドレインと基板間接合付近の電界を小さくするだめ
の方法の開発が行われている。
相補型ＭＩＳ集積回路の製造方法に関する０ 従来の技術 ＭＩＳ集積回路上のトランジスタは、いわゆる比例縮小
剤に従って寸法が縮小されており、ゲート長やソース・
ドレイン接合深さは小さくなる一方である。それに反し
て、集積回路として用いる時の電源電圧は、使用する側
の都合により一定に保たれたままであり、結果としてト
ランジスタ内部の電界、特にドレインと基板間接合付近
の電界が非常に大きなものとなる０この大きな電界はい
わゆるホットキャリアを発生させ、トランジスタの閾値
電圧の変動や相互コンダクタンスの劣化の原因となるの
で、ドレインと基板間接合付近の電界を小さくするだめ
の方法の開発が行われている。
従来、この種のＭＩＳ集積回路の製造方法は、第２図ａ
％ Ｃに示すような工程断面図を経て形成される方法
であった。
％ Ｃに示すような工程断面図を経て形成される方法
であった。
まず、第２図ａに示すようにｐ型／リコン基板１上にフ
ィールド酸化膜２．ゲート酸化膜３．ゲート電極４．保
護酸化膜６を順次形成した後、ｐ＋イオンを１ｏ１５〜
１０１４原子／−程度注入シ、ｐ＋注入層６を形成する
。
ィールド酸化膜２．ゲート酸化膜３．ゲート電極４．保
護酸化膜６を順次形成した後、ｐ＋イオンを１ｏ１５〜
１０１４原子／−程度注入シ、ｐ＋注入層６を形成する
。
次に、１ｏＯＱ℃程度で熱処理を施こし、第２図すに示
すようにｐ原子を不純物として活性化させると同時にｐ
型シリコン基板１中への拡散を進行させ、Ｎ−型ソース
・ドレイン領域６１を形成する。
すようにｐ原子を不純物として活性化させると同時にｐ
型シリコン基板１中への拡散を進行させ、Ｎ−型ソース
・ドレイン領域６１を形成する。
ついで、第２図Ｃに示すように、Ａｓ＋イオンを１０１
５〜１０１６原子／−程度注入後、熱処理を施こすと、
Ｎ＋型ソース・ドレイン領域７が形成される。この時、
Ｎ＋型ソース・ドレイン領域７が、さきに形成されたＮ
−型ソース・ドレイン領域６１よりも浅くなるように各
条件を設定する必要が有る０ この方法によれば、ＭＩＳ）ランジスタのドレイン領域
の不純物プロファイルが、Ａｓのみによりドレイン領域
を形成した場合に比して緩やかになるため、ドレインと
基板間接合付近の電界が小さくなり、ホットキャリアの
発生が抑制できる。
５〜１０１６原子／−程度注入後、熱処理を施こすと、
Ｎ＋型ソース・ドレイン領域７が形成される。この時、
Ｎ＋型ソース・ドレイン領域７が、さきに形成されたＮ
−型ソース・ドレイン領域６１よりも浅くなるように各
条件を設定する必要が有る０ この方法によれば、ＭＩＳ）ランジスタのドレイン領域
の不純物プロファイルが、Ａｓのみによりドレイン領域
を形成した場合に比して緩やかになるため、ドレインと
基板間接合付近の電界が小さくなり、ホットキャリアの
発生が抑制できる。
この構造を一般にＤＤＤ（Ｄｏｕｂｌｅ Ｄｉｆｆｕｓ
ｅｄＥｌｅｃｔｒｏｎ、 Ｄｅｖｉｃｅｓン、 ｖ
ｏｌ、 ＥＤ −３０、Ｎｏ、 ６ 。
ｅｄＥｌｅｃｔｒｏｎ、 Ｄｅｖｉｃｅｓン、 ｖ
ｏｌ、 ＥＤ −３０、Ｎｏ、 ６ 。
ｐｐ、６５２−６５７．１９８３年）
発明が解決しようとする問題点
上記のような従来例のＭＩＳ集積回路の製造方法を、相
補型ｍＩｓ集積回路に適用する場合について考える。Ｎ
チャネルＭＩＳトランジスタのソース・ドレイン領域を
形成する場合、ｐチャネルＭＩＳ ）ランジスタのソー
ス・ドレイン層にはＮ型不純物が導入されてはならない
。
補型ｍＩｓ集積回路に適用する場合について考える。Ｎ
チャネルＭＩＳトランジスタのソース・ドレイン領域を
形成する場合、ｐチャネルＭＩＳ ）ランジスタのソー
ス・ドレイン層にはＮ型不純物が導入されてはならない
。
すなわち、第２図とに示したようなｐ イオン注入の際
には、ｐチャネルＭＩＳ）ランジスタないしはその形成
予定領域上はフォトレジスト膜で覆うのが一般的である
０ここで用いたフォトレジスト膜は、第２図すで示した
熱処理工程の前には除去しなければならない。
には、ｐチャネルＭＩＳ）ランジスタないしはその形成
予定領域上はフォトレジスト膜で覆うのが一般的である
０ここで用いたフォトレジスト膜は、第２図すで示した
熱処理工程の前には除去しなければならない。
従って、第２図Ｃで示したＡｓ＋イオン注入の際には、
再びフォトレジスト膜でｐチャネルＭＩＳトランジスタ
ないしはその形成予定上をフォトレジスト膜で覆う必要
が有り、フォトマスク工程が１回余分に必要となるとい
う問題点が有る０また、第２図ａに示すように、ｐ イ
オン注入の際に保護酸化膜５を通して行なっており、ｐ
＋イオンのチャネリング抑制においては効果が有るが、
投影飛程の小さいＡｓ＋イオンの注入に対してはばらつ
きの原因となるＯｐ＋イオン注入後、Ａｓ＋イオン注入
前に保護酸化膜６をエツチング除去することは可能であ
るが、工程が複雑になるし、フィールド酸化膜２も同時
にエツチングされて膜厚が減少するという問題点も有る
〇 問題点を解決するだめの手段 前記の問題点を解決するため本発明は、一導電型の第１
の領域と反対導電型の第２の領域とを含む半導体基板上
の所定の領域にゲート絶縁膜とゲート電極とを順次積層
する工程と、前記第１の領域のみに選択的に前記ゲート
電極をマスクとして前記第１の領域と反対導電型の第１
の不純物イオンを注入して前記半導体基板の表面に非晶
質層を形成する工程と、前記非晶質層を通して前記第１
の領域のみに選択的に前記第１の領域と反対導電型の第
２の不純物イオンを注入する工程とを含む相補型ＭＩＳ
集積回路の製造方法を提供する。
再びフォトレジスト膜でｐチャネルＭＩＳトランジスタ
ないしはその形成予定上をフォトレジスト膜で覆う必要
が有り、フォトマスク工程が１回余分に必要となるとい
う問題点が有る０また、第２図ａに示すように、ｐ イ
オン注入の際に保護酸化膜５を通して行なっており、ｐ
＋イオンのチャネリング抑制においては効果が有るが、
投影飛程の小さいＡｓ＋イオンの注入に対してはばらつ
きの原因となるＯｐ＋イオン注入後、Ａｓ＋イオン注入
前に保護酸化膜６をエツチング除去することは可能であ
るが、工程が複雑になるし、フィールド酸化膜２も同時
にエツチングされて膜厚が減少するという問題点も有る
〇 問題点を解決するだめの手段 前記の問題点を解決するため本発明は、一導電型の第１
の領域と反対導電型の第２の領域とを含む半導体基板上
の所定の領域にゲート絶縁膜とゲート電極とを順次積層
する工程と、前記第１の領域のみに選択的に前記ゲート
電極をマスクとして前記第１の領域と反対導電型の第１
の不純物イオンを注入して前記半導体基板の表面に非晶
質層を形成する工程と、前記非晶質層を通して前記第１
の領域のみに選択的に前記第１の領域と反対導電型の第
２の不純物イオンを注入する工程とを含む相補型ＭＩＳ
集積回路の製造方法を提供する。
作 用
この相補型ＭＩＳ集積回路の製造方法によれば、フォト
マスク工程を追加することなく、かつ簡単な工程で、再
現性よ（ＤＤＤ構造が形成できるので、ドレイ／と基板
間接合付近の電界が小さく抑えられて特性の経時変化の
小さいＭＩＳトランジスタを有する相補型ＭＩＳ集積回
路の製造が可能である。
マスク工程を追加することなく、かつ簡単な工程で、再
現性よ（ＤＤＤ構造が形成できるので、ドレイ／と基板
間接合付近の電界が小さく抑えられて特性の経時変化の
小さいＭＩＳトランジスタを有する相補型ＭＩＳ集積回
路の製造が可能である。
実施例
第１図ａ −ｄば、本発明の相補型ＭＩＳ集積回路の製
造方法の一実施例を示す工程断面図である。
造方法の一実施例を示す工程断面図である。
捷ず、第１図ａに示すように、Ｎ型シリコン基板１１上
にｐ型ウェル２１．フィールド酸化膜１２、ゲート絶縁
膜１３．ゲート電極１４を順次形成する。
にｐ型ウェル２１．フィールド酸化膜１２、ゲート絶縁
膜１３．ゲート電極１４を順次形成する。
次に、第１図すに示すようにｐチャネルＭＩＳトランジ
スタ形成予定領域上をフォトレジスト膜１８で覆い、か
つゲート電極１４をマスクとして１ｏ１５〜１０１６原
子／−程度のＡｓ＋イオンを注入し、ｐ型ウェル２１上
に非晶質層１７を形成する。
スタ形成予定領域上をフォトレジスト膜１８で覆い、か
つゲート電極１４をマスクとして１ｏ１５〜１０１６原
子／−程度のＡｓ＋イオンを注入し、ｐ型ウェル２１上
に非晶質層１７を形成する。
ついで、第１図Ｃに示すように、７オトレジスト膜１８
を残したまま、ゲート電極１４をマスクとして、かつ非
晶質層１７を通して第２の反対導電型不純物イオンとし
て１０１２〜１０１４ 原子／ ｃｒｌのｐ＋イオンを
注入し、ｐ＋注入層１６を形成する。この時、非晶質層
１７の存在によりｐ＋イオンのチャネリングが抑制され
るので、ｐ型ウェル２１中のｐ＋の深さ方向分布の再現
性は良い。甘た、ｐ＋イオン注入時の加速エネルギーを
第１図すに示したＡ８＋イオン注入時の加速エネルギー
と同程度に設定しておけば、イオン質量の関係からｐ＋
注入層１６は非晶質層１了よりも深く形成される。
を残したまま、ゲート電極１４をマスクとして、かつ非
晶質層１７を通して第２の反対導電型不純物イオンとし
て１０１２〜１０１４ 原子／ ｃｒｌのｐ＋イオンを
注入し、ｐ＋注入層１６を形成する。この時、非晶質層
１７の存在によりｐ＋イオンのチャネリングが抑制され
るので、ｐ型ウェル２１中のｐ＋の深さ方向分布の再現
性は良い。甘た、ｐ＋イオン注入時の加速エネルギーを
第１図すに示したＡ８＋イオン注入時の加速エネルギー
と同程度に設定しておけば、イオン質量の関係からｐ＋
注入層１６は非晶質層１了よりも深く形成される。
次に、フォトレジスト膜１８を除去した後、９５０℃〜
１ｏＱＱ℃で熱処理を施こすと、第１図ｄに示すように
Ｎ−型ソース・ドレイン領域１６１とＮ＋型ソース・ド
レイン領域１７１とが形成される。ここで、Ａｓとｐと
の拡散係数の差から、Ｎ＋型ソース・ドレイン領域１了
１がＮ−型ソース・ドレイン領域１６１よりも深くなる
ことは無い。
１ｏＱＱ℃で熱処理を施こすと、第１図ｄに示すように
Ｎ−型ソース・ドレイン領域１６１とＮ＋型ソース・ド
レイン領域１７１とが形成される。ここで、Ａｓとｐと
の拡散係数の差から、Ｎ＋型ソース・ドレイン領域１了
１がＮ−型ソース・ドレイン領域１６１よりも深くなる
ことは無い。
なお、上記の実施例においては説明の都合上、相補型Ｍ
ＩＳ集積回路上のＮチャネルＭＩＳＩ−ランジスタを例
にあげたが、ｐチャネルＭＩＳトランジスタにおいても
第１の反対導電型不純物イオンとしてＢＦ２＋イオンを
、第２の反対導電型不純物イオンとしてＢ＋イオンを用
いる事により、同様の効果が期待できる。
ＩＳ集積回路上のＮチャネルＭＩＳＩ−ランジスタを例
にあげたが、ｐチャネルＭＩＳトランジスタにおいても
第１の反対導電型不純物イオンとしてＢＦ２＋イオンを
、第２の反対導電型不純物イオンとしてＢ＋イオンを用
いる事により、同様の効果が期待できる。
また、同一の相補型ＭＩＳ集積回路においてＮチャネル
、Ｐチャネル両方のＭＩＳ）ランジスタに適用してもよ
いことは言うまでもない。
、Ｐチャネル両方のＭＩＳ）ランジスタに適用してもよ
いことは言うまでもない。
発明の効果
以上のように本発明の相補型ＭＩＳ集積回路の製造方法
によれば、フォトマスク工程を追加することなく、かつ
簡単な工程でＤＤＤ構造が形成できるので、特性の経時
変化の小さいｋｉＩｓトランジスタを有する相補型ＭＩ
Ｓ集積回路を製造することが可能である。
によれば、フォトマスク工程を追加することなく、かつ
簡単な工程でＤＤＤ構造が形成できるので、特性の経時
変化の小さいｋｉＩｓトランジスタを有する相補型ＭＩ
Ｓ集積回路を製造することが可能である。
第１図ａ −ｄは本発明の相補型ＭＩＳ集積回路の製造
方法の一実施例を示す工程断面図、第２図ａ−Ｃは従来
例のＭＩＳ集積回路の製造方法を示す工程断面図である
。 １１・・・・Ｎ型シリコン基板、２１・・・・・Ｐ型ウ
ェル、１６・・・・・・ｐ 注入層、１７・・・・・・
非晶質層、１６１・・・・・・Ｎ−型ノース０ドレイン
領域、１７１・・・・・・Ｎ＋Ｗソース・ドレイン領域
、１２・・・・・・フィールド酸化膜、１３・・・・・
・ゲート絶縁膜、１４・・・・・・ゲート電極、１８・
・・・・・ホトレジスト膜。
方法の一実施例を示す工程断面図、第２図ａ−Ｃは従来
例のＭＩＳ集積回路の製造方法を示す工程断面図である
。 １１・・・・Ｎ型シリコン基板、２１・・・・・Ｐ型ウ
ェル、１６・・・・・・ｐ 注入層、１７・・・・・・
非晶質層、１６１・・・・・・Ｎ−型ノース０ドレイン
領域、１７１・・・・・・Ｎ＋Ｗソース・ドレイン領域
、１２・・・・・・フィールド酸化膜、１３・・・・・
・ゲート絶縁膜、１４・・・・・・ゲート電極、１８・
・・・・・ホトレジスト膜。
Claims (1)
- 【特許請求の範囲】 １ 一導電型の第１の領域と、前記第１領域と反対導電
型の第２の領域とを含む半導体基板上の所定の領域にゲ
ート絶縁膜とゲート電極とを順次積層する工程と、前記
第１の領域のみに選択的に前記ゲート電極をマスクとし
て前記第１の領域と反対導電型の第１の不純物イオンを
注入して前記半導体基板の表面に非晶質層を形成する工
程と、前記非晶質層を通して前記第１の領域のみに選択
的に前記第１の領域と反対導電型の第２の不純物イオン
を注入する工程とを含む相補型ＭＩＳ集積回路の製造方
法。 ２ 第１の不純物イオンのドーズ量が２×１０＾１＾４
ないし１×１０＾１＾６原子／ｃｍ＾２であり、第２の
不純物イオンのドーズ量が１×１０＾１＾２ないし１×
１０＾１＾４原子／ｃｍ＾２である特許請求の範囲第１
項に記載の相補型ＭＩＳ集積回路の製造方法。 ３ 第１の不純物イオンがＡｓ＾＋であり、第２の不純
物イオンがｐ＾＋である特許請求の範囲第１項に記載の
相補型ＭＩＳ集積回路の製造方法。 ４ 第１の不純物イオンがＢＦ＿２＾＋であり、第２の
不純物イオンがＢ＾＋である特許請求の範囲第１項に記
載の相補型ＭＩＳ集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61034693A JP2706441B2 (ja) | 1986-02-18 | 1986-02-18 | 相補型ｍｉｓ集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61034693A JP2706441B2 (ja) | 1986-02-18 | 1986-02-18 | 相補型ｍｉｓ集積回路の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62193165A true JPS62193165A (ja) | 1987-08-25 |
| JP2706441B2 JP2706441B2 (ja) | 1998-01-28 |
Family
ID=12421456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61034693A Expired - Lifetime JP2706441B2 (ja) | 1986-02-18 | 1986-02-18 | 相補型ｍｉｓ集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2706441B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11274171A (ja) * | 1998-01-30 | 1999-10-08 | St Microelectronics Sa | 単結晶シリコン領域の堆積法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60124965A (ja) * | 1983-12-10 | 1985-07-04 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS60225473A (ja) * | 1984-04-23 | 1985-11-09 | Seiko Instr & Electronics Ltd | 半導体装置の製造方法 |
-
1986
- 1986-02-18 JP JP61034693A patent/JP2706441B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60124965A (ja) * | 1983-12-10 | 1985-07-04 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| JPS60225473A (ja) * | 1984-04-23 | 1985-11-09 | Seiko Instr & Electronics Ltd | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11274171A (ja) * | 1998-01-30 | 1999-10-08 | St Microelectronics Sa | 単結晶シリコン領域の堆積法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2706441B2 (ja) | 1998-01-28 |
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