JPS5923557A - 相補形金属↓−酸化膜↓−半導体（ｃｍｏｓ）トランジスタの製造方法 - Google Patents

相補形金属↓−酸化膜↓−半導体（ｃｍｏｓ）トランジスタの製造方法

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JPS5923557A
JPS5923557A JP58119465A JP11946583A JPS5923557A JP S5923557 A JPS5923557 A JP S5923557A JP 58119465 A JP58119465 A JP 58119465A JP 11946583 A JP11946583 A JP 11946583A JP S5923557 A JPS5923557 A JP S5923557A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の技術分野〕 本発明は、相補形金属−酸化膜一半導体ｔ体（ＣＭＯ８
）トランジスタの製造方法に関する。
〔従来技術］ 最近、ＣＭＯ３）ランジスタを用いた集積回路が幅広く
使用されている。これら回路は、雑音耐性が高く、’ｉ
［、力消費も少ない上に、ＭＬ　ｔ々（Ｉ線に起因する
ソフト的な故障に対する耐性も高いため、ｐ−チャネル
まだはｎ−チャネル回路に較べ多くの擾れた利点を有し
ている。
一般に、ＣＭＯ３＋・２ンジスタの製造にνいては、ｎ
−チャネルトランジスタ及びｐ−チャネルトランジスタ
のソース及びドレイン領域を形成するのに２つの別のド
ーピング工程を用いている。これら領域のドーピングレ
ベルは、閾値電圧を調整するのに使用するイオン注入工
程のような他の処理］二＆におけるドーピングレベルよ
りも高いので、別にソース／ドレインドーピング工程を
必要としていた。
ある製造方法では、相補形トランジスタのソース／ドレ
イン領域にドープするには２つの別のマスキング工程を
使用している。たとえば、ｎ−チャネルトランジスタの
ソース／ドレイン領域の選択領域を先ず拉ってから、Ｐ
形ドーノくントを注入してｐ−チャネルトランジスタを
形成している。
その後、ｐ−チャネルトランジスタを、たとえばフォト
レジストで覆い、ｎ形ドーノくントを用いてｎ−チャネ
ルトランジスタを形成している。このように、このプロ
セスは、相補形ソース／　ｌ−’レイン領域を形成する
のに２つの別のマスキング工程を必要としていた。
別の製造方法では、一つのマスキング工程だけを使用し
ている。先ず、ｎ−チャネルトランジスタのソース／ド
レイン領域の選択領域をフォトレジストで覆い、ｐ形ド
ーノくントを用いてｐ−チャネルトランジスタを形成す
る。３つのｐ形ソース／ドレイン領域のドーピングレベ
ルは、必要とされるレベルより高い。続いてフォトレジ
ストを除去し、基板にｎ形ドーノくントをドープする。
、ｎ：ｌｔｔドーパントはｎ形トランジスタのソース／
ドレイン領域を形成し、かつｐ−チャネルトランジスタ
のソース／ドレイン領域をドープする。し力・し、ｐ−
チャネルトランジスタに対して′（￥＞３１Ｊな１・−
・ζントを使用していたので、ｎ形ド−）（ントカ・ら
の逆ドーピングはｐ−チャネルｌ−ランジスクのソース
／ドレイン領域の２．「＞粗形を変化しない。従って、
一つのマスキング工程だけで相補ＪＩＪ　ｌ・ランジス
クを形成することができる。しかし、この川（６貨〕ｊ
法は、逆ドープされたソース／トルイン領域の１・゛−
ピングレベルをｌｉ制御することが難力・しいという１
１１１題点を有していた。
〔発明の概要〕
従って、本発明は、Ｊｌｉ−のマスキング工程で、しか
も逆ドーピングすることなく和積０ノ杉ソース／ドレイ
ン領域を形成する製造方法を提Ｊ（する。また、本発明
は、相補形ソース／トルイン領域のト。
−ビンダレベルを正確に制御することカニできる。
本発明は、シリコンのドープさｉｔたｆｆ１３度力；高
いＱｌと速く、酸化膜がとの上に成長するという、ＪＮ
ケ（Ｊの現象を使用している。さらに、本発明は、ＣＭ
ＯＳトランジスタの相補形ドープゲートを形成すること
ができる。
本発明は、ＣＭＯＳトランジスタの製造方法、更に詳細
には、相補形トランジスタのソース及びドレイン領域を
製造する方法に関する。先ず、シリコン基板に第１ドー
ピング工程を施し、第１トランジスタの第１導電形の第
１ソース及びドレイン領域を形成する。さらに、この第
１ソース及びドレイン領域上に、第２ソース及びドレイ
ン領域ノ選択位置の酸化膜よシも厚い酸化膜を形成する
よう、基板上に酸化膜（二酸化シリコン）を成長させる
。第１ソース及びドレイン領域を形成するのに使用され
るドーパントにより酸化膜をこれら領域においてより速
く成長させることができる。次に、厚い酸化膜がイオン
をほとんど遮断するように選択されたエネルギレベルに
おいて、第２導電形のイオンで基板にイオン注入を行な
う。さらに第２ソース及びドレイン領域として選択され
た位置にイオンを注入し、第２導電形のトランジスタを
形成する。
この製造方法では、一つのマスキング工程しか必要とせ
ず、また逆ドーピングすることはない、。
さらに、本発明の方法は、ｎ−チャネルトランジスタが
ｎ形ポリシリコンゲートな有し、ｐ−チャネルトランジ
スタがｐ形ポリシリコンゲートを；白するように、ゲー
ト部材をドーピングすることができる。
本発明は、相補形金属−酸化膜一半導体（ＣＭＯ８）ト
ランジスタの製造方法、さらに詳細には相補形トランジ
スタのソース／゛ドレイン領域の製造方法を提供する。
以下の説明において、ドーパントの種類、ドーピングレ
ベル等の！１゛ケ定な記載は、本発明の理５Ｔ／Ｆを助
けるだめのものであって、本発明はこれら記載に何ら限
定されない。ｔた、洗浄工程等、周知の工程については
、本発明を不明１１Ｌ（なものとしないよう詳細な説明
は省略する。
以下、添伺の図面に基づいて、本発明について説明する
。
〔実施例〕
代表的なＣＭＯ８）ランジスタの製造において、相補形
トランジスタを分離するガートバンドを基板に形成する
のに、゛°フロント−エンド°処理工程を用いている。
これらガートバンドは、フィールド酸化膜領域の成長と
同時に形成される。第１図の基板は、第１領域４２（ｎ
−チャネルトランジスタ用のホスト領域として準備され
る）及び第２領域４３（ｐ−チャネルトランジスタ用の
ホスト領域として準備されるりとを含んでいる。これら
領域は、フィールド酸化膜領域３６により分離されてい
る。ｐ十領域３３及びｎ小領域４５がら成るガートバン
ドは、領域４２．４３を分離している。
ｎ−チャネルトランジスタを形成するよう、基板の第１
領域４２にｐ−ウェル２３を形成する。領域２１に示す
ようにこの領域４２にイオン注入して、ｎ−チャネルト
ランジスタの閾値電圧を調整する。
ゲート酸化膜１２ａは領域４２に設けられ、ゲート酸化
膜１２ｂは領域４３に設けられる。
本実施例では、高濃度にドープされた（ｎ′）単結晶シ
リコン基板１ｏ上に成長させたエピタキシャル層１１に
相補形トランジスタを形成している。
以下、２つの実施例について説明する６、一方の実施例
（第４ａ図及び第５ａ図）における相補形トランジスタ
のポリシリコンゲートには、同じ導電形のドーパントを
ドープしている。他方の実Ａｆｌｊ例（第４ｂ図及び第
５ｂ図）におけるポリシリコンゲートには、ｎ−チャネ
ルトランジスタがｎ−形ゲートを、ｎ−チャネルトラン
ジスタがｐ−形ゲートを有するようにドープしている。
非常に短いチャネルのトランジスタでは、ｐ−チャネル
トランジスタとしてｔよｎ−形ゲートは望寸しくない仕
　　　　　−事関数を有し、またｎ−チャネルトランジ
スタとしてはｐ−形ゲートは望甘しくない仕事関数を有
していることがわかっている。従って、本発明りプロセ
スは、相補形ソース及びドレイン領域を形成する一方、
相補形ゲートを容易に形成することができる。なお、相
補形ゲートの形成は、逆ドーピングを用いた従来の処理
工程で行なうには非常に困難である。
先ずテ嘲寸嘲に廊１財Ｈぐ一拳結囁中搏＊在←雅　１　
　゛ゲートが同じ導電形である相補形ソース／ビレ先ず
、第１図の基板上に、単結晶シリコン（ポリシリコン）
層を形成する。本実施例では、この層の厚さは約３２５
ＯＡで、この層にはたとえばリンのようなｎ形ドーパン
トがドープされ−Ｃいる。さらにこのポリシリコン層の
上に約４υ０又の埋さの窒化シリコン層を形成する。第
２図の構造、すなわち窒化シリコン部月５１ａを有する
ポリシリコングー）　５０ａ及び窒化シリコン部材５１
ｂを有するポリシリコンゲート５０ｂを形成するには、
通常のマスキング及びエツチング工程を使用している。
次に、全基板上にフォトレジスト層を形成する。
通常のマスキング及びエツチング工程を用いて、一方の
トランジスタ形式に関するポスト領域を露出させる。さ
らに詳細に言えば、本実施例では、第３図に示すように
領域４２を露出させ、一方領域４３は、フォトレジスト
Ｍ５２で穣った甘まにする。ここで、２イン５３で示す
ように基板にイオン注入工程を施す。ゲート部、ｔｔ５
０ａに整合してｎ形ドーパントを注入して、ソース／ド
レイン領域５４を形成する。本実施例では、約６０　Ｋ
ｅ　ｙのエネルギレベルでひ素を注入して、４．ＯＸ　
１０　　イオン／　ａｎ　”の濃度を得ている。このフ
ォトレジストＪＨ５２はイオンを遮断し、領域４３が１
・−グさｈるのを阻止している３゜ フォトレジスト層５２を除去した後、基板に酸化工程を
施し、基板上に酸化（二酸化シリコン）膜を形成する（
第４ａ図にはこの酸化膜は層５６゜５１として示されて
いる。なお、この時点では領域６０は形成さｉｔていな
い）。本実施例では、基板を９２０℃の高温にさらし、
第４ａ図に示すような酸化膜５６．５７を成長させる。
ｒｋ化ｊ換５Ｇは高Ｊ速度にドープされたシリコン上に
成長するため、酸化膜５６は酸化膜５７よシかな９厚く
成長する。
本実施例では、酸化膜５６の厚さは約７ｔＪｔＪＡで、
ゲート５０ｂに隣接して形成される酸化膜５’７の厚さ
は３５０Ａである。グー１−　ｓｏａ、ｓｏｂ上には窒
化シリコン部材５１ａ、５１ｂがあるため、これらゲー
ト上には酸化膜は成長しない。この高温酸化工程ではひ
素を打ち込んで、ソース／ドレイン領域５４を完成する
。
本実施例では乾燥雰囲気中で酸化膜５６，５γを成長さ
せているが、湿潤雰囲気中で行なってもよい。この場合
、酸化膜５６．５７の厚さの比は、更に大きく、４：ｌ
ぐらいになる。
ここで、第４ａ図のライン５９に示すように基板にイオ
ン注入を施す。このイオン注入のエネルギレベルは、イ
オンが酸化膜５７に浸透して第４ａ図のｐ形ソース／ド
レイン領域６ｏを形成するように選択されている。しか
し、このエネルギレベルは、イオンが酸化膜５６に浸透
し、ソース／ドレイン領域５４のドーピングレベルに影
響を及ぼさない程度のものである。１本実施例では、５
０ＫｅＶのエネルギレベルでポロンジフリオリドイオン
（ＤＦ２＋）を注入して４ＸＩＤ”イオン／ａｎ”　ノ
１Ｂｌｅ’ｆｃ得ている。このジフリオリドは非常に重
く、またその浸透範囲が短いためボロンイオンが領域５
４に注入するのを阻止している。フッ素はその後の処理
工程で除去されるので素子の電気特性に影響を及ぼさな
い。通常のボロン（Ｉ３１１）を注入した場合、かなシ
低いエネルギで行なわなければならず、よって注入にか
なりの時間を要する。
なお、ボロン注入は窒化シリコン部４１’　５１　ａ　
、　５１ｂにほとんど浸透することはなく、ゲートにお
けるｎ形ドーパントは影響されないままである１゜酸化
膜５６．５７を除去し、かつ窒化シリコン部月５１ａ、
５１ｂを除去した後の構造は、第５ａ図に示すとおυで
ある。これは、それぞれｎ形ゲートを有する、領域４２
におけるｎ−チャネルトランジスタと領域４３における
ｐ−チャネルトランジスタから成っている。
上述したプロセスは、軽くドープしたシリコン上よりも
高濃度にドープしたシリコン上の力がより速く酸化膜が
成長するという現象を用いている。
単一の酸化工程で第４ＩＬ図の酸化膜５６．５７を成長
させる。、酸化膜５６は、その下にソース／ドレイン領
域５４があるためよシ速く成長する１、従って、第４ａ
図に示すように、領域５４を逆ドーグすることなく、領
域６０をドープするのにシート注入工程Ｃマスキングな
しで）を使用するととができる。このようにして、単一
のマスキング工程で、かつ逆ドープを行なうことなく相
補形ソース／ドレイン領域を形成することができる。。
なお、上述の説明ではフォトレジスト５２は領域４３に
形成されているが、最初に領域４２に形成し、ｐ形ドー
パントを使用して最初にｐ−チャネルトランジスタを形
成してもよい。、従って、次の酸化工程において、領域
６０上に厚い酸化膜が形成され、？（９い酸化膜からゲ
ート５０ａと整合してｎ形ドーパントを注入すればよい
、。
本実施例では、窒化シリコン部月５１ａ、５１ｂを使用
している。これら部材は、本発明では必しも心髄ではな
いが、現在使用している工程では有用である。たとえば
これら部月によシゲート部材５０ａ（第３図）をアンダ
ーカットし、周知であるシャドウドーピングを行なうこ
とができる６、さらにこれら窒化シリコン部月はポロン
ドーパントがｎ形ゲート（第４ａ図）に逆ドーピングす
るのを阻止している。本発明とは関係ないが、窒化シリ
コンはタングステン金属化プロセスの一部として使用さ
れている。
相補形ゲートの製造において、第１図の基板上に、ドー
プされていないポリシリコンを形成する。
続いて、第２図に示すように、マスキング部拐を用いて
ゲーＦ　５０ａ、５０ｂを形成する。これらゲートを形
成するのに、窒化シリコン部ｔＪ’　５１ａ、　５１１
）を使用しなくてもよい。
次に、第３図に示すように、領域４３上にフォトレジス
ト層を形成し、領域５４とゲート５０ａのドーピングを
行なう。このプロセスにおいて、ゲート５０ａＫｎ形ド
ーパントをドープするよう窒化シリコン部月５１ａを除
去するか棟たは使用しない。
またはイオンが窒化シリコン部旧５１ｆＬが浸透してゲ
ート５０ａをドープするように十分高いエネルギレベル
をｆ車用する。しかしこのエネルギレベルは、領域６０
またはゲー）　５０ｂがドーピングされることがない程
度に低いものでなくて和、ならない。
ここで、窒化シリコン部材（もし残っていた場合）に沿
ってフォトレジスト）？４５２を除去し、基板に酸化工
程を施す。第４ｂ図に示すように、ゲ−）　５０ｂ上に
かつこれに隣接して成長した薄い酸化膜５Ｔよυかなシ
厚い酸化膜５６を、ソース／ドレイン領域５４及びゲー
トＳＯａ上に成長させる。。
次に、第４ｂ図のライン５８に示すように、基板にイオ
ン注入を施す。イオンが酸化膜５７には浸透して、酸化
膜５６には浸透しないように再びエネルギレベルを選択
する。こｉｔによシ、ゲート５０ｂ　Ｋ整合してｐ影領
域６０を形成し、これと同時にゲー）　５０ｂにドープ
することができる。
第５ｂ図は、この結果出来た構造、すなわち領域４２に
ｎ形ゲートを有するｎ−チャネルトランジスタと領域４
３にｐ形ゲートを有するｐ−チャネルトランジスタを示
している。
ここでパッシベーション層の形成、及び接点や相互接続
部材を形成するだめの金属化等、ＣＭＯＳトランジスタ
を完成するのに周知の“リヤエンド゛処理工程を使用す
る。
上述の説明では酸化膜（二酸化シリコン）の成長につい
て述べているが、ドープされたシリコン上により速く成
長する他の絶縁層を使用してもよい。たとえば、同じ結
果を得るのに、窒化酸化膜を使用することもできる１゜ 以上のように、本発明は、逆ドープすることなく、単一
のマスキング工程により、相補形ＭＯ８）ランジスタの
ソース／ドレイン領域を形成することができる。−また
、本発明は、ドープさｈた相補形ポリシリコンゲートま
たは同じ２、す：　’Ｉｌｆ、形のゲートを形成するの
に使用できる。
【図面の簡単な説明】
第１図は、第１４’ｆｌｉ形のトランジスタ用の第１領
域と第２３−ｆｉ％’、形のトランジスタ用の第２領域
を有する基板の断面図、第２図は第１及び第２領域上に
ポリシリコンゲートを形成した後の第１図の基板を示し
、第３図はイオン注入工程における、第２領域上にフォ
トレジスト層を形成した後の第２図の基板を示し、第４
ａ図はイオン注入工程において基板上に酸化膜を成長さ
せた後の第３図の基板を示し、第４ｂ図は、窒化シリコ
ンマスキング部材を除去し、イオン注入工程における、
基板上に酸化膜を成長させた後の第３図の基板を示し、
第５ａ図はイオン注入工程を用いて第２トランジスタの
ソース及びドレイン領域を形成した後の第４ａ図の基板
を示し、第５ｂ図はイオン注入工程を用いて第２トラン
ジスタのソース及びドレイン領域を形成した後の第４ｂ
図の基板を示している。 １０・・・・基板、１２ａ　、　１２ｂ・・・・ゲート
酸化膜、２３・・・・ｐ−ウェル、３３．４５・・・・
ガートバンド、３６・・・・フィールド酸化膜領域、４
２・・・・第１領域、４３・・・・第２領域、５０ａ、
５０ｂ・・・・ポリシリコンゲート。 ５１ａ、５１ｂ・・・・屋化シリコン部拐、５４．６０
・・・・ソース／ドレイン領域、５６．５７・・・・酸
化膜。

Claims (1)

  1. 【特許請求の範囲】 （１）第１トランジスタの第１導電形の第１ソース及び
    ドレイン領域を形成するために基板にドーピング工程を
    施す過程と、上記第１ソース及びドレイン領域上に、第
    ２トランジスタの第２ソース及びドレイン領域上よりも
    厚い絶縁酸化膜を形成するよう、上記基板上に絶縁層を
    成長させる過程と、上記第２ソース及びドレイン領域を
    形成するよう、上記厚い絶縁層が第２導低形のイオンを
    ほとんど遮断するように選択されたエネルギレベルで上
    記第２１＋電形のイオンで上記基板にイオン注入を施す
    過程とから成シ、シリコン基板上に０ＭＯ８）ランジス
    タを形成することを特徴とする、相補形金属−酸化膜一
    半導体（０ＭＯ８）　）ランジスタの製造方法。 （２、特許請求の範囲第１項記載の製造方法において、
    第１ソース及びドレイン領域を形成する場合、第１導電
    形のドーパントで第１トランジスタのゲート部拐にドー
    プすることを特徴とする、相補形金属−酸化膜一半導体
    （０ＭＯ８）の製造方法。 （３）特許請求の範囲第２項記載の製造方法において、
    第２ソース及びドレイン領域を形成する場合、第２嗜、
    電形のイオンを第２トランジスタのゲート部利に注入す
    ることを特徴とする、相補形金属−酸化膜一半導体（０
    ＭＯ８）の製造方法。 （４１′Ｉ″Ｉ’　Ｗｒ諾求の範囲第１項ａＣ載の製造
    方法において、絶縁層を成長さぜる場合、窒化シリコン
    で第１及び第２トランジスタのゲート部材を覆うことを
    特徴とする、相補形金属−酸化膜一半導体（０ＭＯ８）
    の製造方法。 （５）第１導電形の第１トランジスタとして第１所定領
    域を使用し、第２導１Ｌ形の第２トランジスタ表して第
    ２１”ｆｉ定領領域使用する相補形金属−酸化膜一半導
    体（ＣＭＯ３）の製造方法であって、上記第１所定領域
    を露出させた′！！まで、上記第２所定領域を暖う過程
    と、上記第１トランジスタの第１ソ−ス及びドレイン領
    域を形成するよう第１ｉＲ４ｔ５．形のドーパントで上
    記基板にドーピング工程を施す過程と、第２所定領域の
    少くとも一部上よりも厚い層を上記第１ソース及びドレ
    イン領域上に形成するよう上記基板上に絶縁層を成長さ
    せる過程と、上記第２トランジスタの第２ソース及びド
    レイン領域を形成するよう、上記第２所定領域上の上記
    層にはイオンを浸透させる一方、上記厚い層が第２導電
    形のイオンをほとんど遮断するように選択された工１ル
    ギレベルで上記第２１Ｎ’ｃｌｔ形のイオンで上記基板
    にイオン注入を施す過程とから成り、シリコン基板上に
    ０ＭＯ８）ランジスタを形成することを１青黴とする、
    相補形金属−酸化膜一半導体（０ＭＯ８）　）ランジス
    クの製造方法。 （６）特許’ｆｊｆ）求の範囲第５項記載の製造方法に
    おいて、第１ソース及びドレイン領域を形成する場合、
    第１導電形ドーパ／トで第１トランジスタのゲート部材
    にドープすることを特徴とする、相補形金属−酸化膜−
    半ｍ体（０ＭＯ８）　）シンジスタの製造方法。 （７）特許請求の範囲第６項記載の製造方法において、
    第２ソース及びドレイン領域を形成する場合、第２導市
    、形のイオンを第２トランジスタのゲート部材に注入す
    ることを特徴とする、相”ａｎｎ金金属酸化膜一半シ、
    １１７体（０ＭＯ３）　トランジスタの製造方法。 （８）特許請求の範囲第７項記載の製造方法において゛
    、絶縁１侍は二液化シリコン層であることを特徴とする
    、相補形金属−酸化膜一半導体（０ＭＯ３）　ｌ・ラン
    ジスクの製造方法。 （９）特許請求の範囲第５項記載の製造方法において、
    絶縁層を成長させる場合、第１及び第２トランジスタの
    ゲート部拐を窒化シリコンで４スメうことを特徴とする
    、相補形金属−酸化膜一半導体（０ＭＯ８）トランジス
    タの製造方法。 （１０）特ｒｒＭｒｉ求の範囲第９項記載の製造方法に
    おいて、絶縁層は二酸化シリコンでおることを特徴とす
    る、相ｋｔｌｉ形金属−酸化膜−半導体（０ＭＯ３）　
    ）ランジスタの製造方法。 （１１）基板から絶縁された第１及び第２ポリシリコン
    ゲート部材を形成する過程と、上記第１ゲート部材とほ
    ぼ整合して第１導電形の第１ソース及びドレイン領域を
    形成する過程と、上記基板が上記第１ソース及びドレイ
    ン領域においてより高濃度にドープされているので、上
    記第２ゲート部拐に隣接して成長されるよりも厚い酸化
    膜を上記鳩ｌソース及びドレイン領域上に形成するよう
    、上記基板に酸化膜を成長させる過程と、」二記第１ゲ
    ート部拐とほぼ整合して上記第２導電形の第２ソース及
    びドレイン領域を形成するよう、上記厚い酸化膜が上記
    第２嗜、電形のイオンをほとんど遮断するように選択さ
    れたエネルギレベルで上記第２導電形のイオンで上記基
    板にイオン注入を施す過程とから成シ、ＣＭＯＳトラン
    ジスタをシリコン基板上に形成することを特徴とする相
    補形金属−酸化膜一半導体（０ＭＯ８）　トランジスタ
    の製造方法。 （■２）基板から絶縁された第１及び第２ポリシリコン
    ゲート部材を形成する過程と、上記基板上にフ第１・レ
    ジスト層を形成する過程と、上記第１ソース及びドレイ
    ン領域の場所を露出するよう上記フォトレジスト）Ｈの
    一部を除去する過程と、上記第１ゲート部月とほぼ整合
    して第１ｊ５ｍ形の第１ソース及びドレイン領域を形成
    する過程と、上記基板が上記第１ソース及びドレイン領
    域においてより高濃度にドープされているので上記第２
    ゲート部拐に隣接して成長されるよυも厚い酸化膜を上
    記第１ソース及びドレイン領域上に形成するよう、上記
    基板に酸化膜を成長させる過程と、」二記第２ゲート部
    利とほぼ整合して上記第２　ｉｊＪ、電形の第２ソース
    及びドレイン領域を形成するよう、上記厚い酸化膜が上
    記第２専電形のイオンをほとんど遮断するように選択さ
    れたエネルギレベルで上記第２樽電形のイオンで上記基
    板にイオン注入をが１す過程とから成シ、０ＭＯ３）ラ
    ンジスタをシリコン基板上に形成することを特徴とする
    相補形金属−酸化膜一半導体（０ＭＯ８）トランジスタ
    の製造方法。 （１３）特許請求の１１１１囲第１２項記載の製造方法
    において、第１ソース及びドレイン領域を形成する場合
    、第１ゲート部拐を第１導電形にドープすることを特徴
    とする。相補形金属−酸化膜一半導体Ｊ体（０ＭＯ８）
    　）ランジスクの製造方法。 （１４）特許請求の範囲第１３項記載の製造方法にお　
    　３゜いて、第２ソース及びドレ・イン領域を形成する
    時第２ゲート部４４にイオンをドープして第２導電形に
    することを特徴とする、相補形金属−酸化膜一半４休（
    ＣＭＯ８）　）ランジスタの製造方法。 （１５）　！ｌ￥許ＳＮ求の範囲第１１項記載の製造方
    法において、第１及び第２ゲート部拐は、ポリシリコン
    のドープ層から形成されかつその上に窒化シリコン部拐
    を含み、上記窒化シリコン部Ｉは上記ゲート部拐上に酸
    化膜が成長するのを阻止することを特徴とする、相補形
    金属−敢化膜−半導体（ＣＰ１４０Ｓ）トランジスタの
    製造方法。 （１６）特許請求の範囲第１１項記載の製造方法におい
    て、イオンは他の原子で加重されていることを特徴とす
    る、相補形金属−酸化膜一半導体＜　ＣＭＯ３）トラン
    ジスタの製造方法１゜ （１７）特許請求の範囲第１６項記載の製造方法におい
    て、イオンはフッ素で加重されたボロンイオンであるこ
    とを特徴とする、相補形金属−酸化膜一半導体（ＣＭＯ
    ８）　）ランジスタの製造方法。
JP58119465A 1982-07-12 1983-06-30 相補形金属↓−酸化膜↓−半導体（ｃｍｏｓ）トランジスタの製造方法 Pending JPS5923557A (ja)

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