JP2000517102A - 異なるゲート酸化膜厚さの集積回路およびその生成のための処理方法 - Google Patents

異なるゲート酸化膜厚さの集積回路およびその生成のための処理方法

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Abstract

(57)【要約】 集積回路内に２つのゲート酸化膜の厚さを生成し、半導体基板が第１の領域および第２の領域を有する半導体処理を提供する。第１の領域および第２の領域は互いに横方向に位置をずらされる。それから窒素種不純物の分布が半導体基板の第１の領域に導入される。その後、半導体基板の上面にゲート誘電層が成長する。ゲート誘電体は半導体基板の第１の領域の上に第１の厚さを有し、半導体基板の第２の領域の上に第２の厚さを有する。第１の厚さは第２の厚さより薄い。この発明のＣＭＯＳ実施例では、半導体基板の第１の領域はｐ型シリコンを含み、一方第２の基板領域はｎ型シリコンを含む。好ましくは、窒素種不純物の分布を半導体基板に導入するステップは、第１の基板領域を窒素含有環境で熱酸化することにより達成される。現在好ましい実施例では、窒素含有環境はＮ2Ｏ、ＮＨ3、Ｏ2およびＨＣｌをおよそ６０：３０：７：３の割合で含む。代替の実施例では、窒素含有環境はＮＯ、Ｏ2およびＨＣＩをおよそ９０：７：３の割合で含むか、またＮ2Ｏ、Ｏ2およびＣＨｌをおよそ９０：７：３の割合で含む。窒素種不純物の第１の基板領域（１０２）への導入は代替的には短時間アニール処理を用いて達成され得る。

Description

【発明の詳細な説明】 異なるゲート酸化膜厚さの集積回路およびその生成のための処理方法 発明の背景 １．発明の分野 この発明は半導体処理の分野に関し、より特定的には選択されたトランジスタ が残りのトランジスタよりもより薄いゲート酸化膜で製造されるＭＯＳ集積回路 に関する。 ２．関連技術の説明 超大規模集積（ＶＬＳＩ）金属酸化膜半導体（“ＭＯＳ”）回路は、シリコン 基板内に形成された多数の相互接続トランジスタを含む。典型的には、ＭＯＳト ランジスタのゲート電極はトランジスタの入力として機能する。トランジスタは 典型的にはゲート電圧（ＶG）をしきい値、すなわちしきい値電圧（ＶT）まで駆 動することによって活性化またはオンにされる。ＭＯＳトランジスタのドレイン 電流（ＩD）は典型的にはトランジスタの出力としての役割を果たす。各トラン ジスタのゲート電極は小さいが限定された容量を伴うので、ゲート電極は所望の 電圧変化を瞬時に達成することはできない。その代わりに、小さなゲート容量を 適切な電圧レベルまで充電するのには限定された時間を要する。ゲート電極がし きい値レベルを達成するのに要する時間はゲート電極の容量を減少するかまたは 前の段からのトランジスタのドレイン電流を増加することによって短縮すること ができる。一般に、ドレイン電圧、ＶD（すなわちＶD＜ＶG−ＶT）の値が小さけ れば、ＭＯＳトランジスタのドレイン電流ＩDはドレイン電圧（ＶG≧ＶTと仮定 する）に対して線形に増加する。しかしながら、ＶDがこの線形領域を超えて増 加すると、ＩDは横ばいとなり、１次近似までＶDから独立する。このＩDの値は 通常飽和ドレイン電流ＩDsatと称される。言い換えれば、ＩDsatは所与のゲート 電圧に対して通常のバイアス（すなわちＶD≒ＶCC'｜ＶG｜≧｜ＶT｜、およびＶss ＝０Ｖ）で動作するＭＯＳトランジスタによって生成される最大ドレイン電流 である。したがって、ＩDsatはＭＯＳ回路の電位速度の直接尺度で ある。ＩDsatが増加することにより、各トランジスタがトランジスタの次の段を しきい値電圧までより短時間で駆動することが可能になり、集積回路の性能が上 がる。 線形領域では、ＩD＝ｋ（ＶG−ＶDS／２）ＶDsであり、この中でｋ＝μＣoxＷ ／Ｌである。この式から、ＩDは酸化膜の容量Ｃoxを増加することによって増加 し得ることがわかる。ｋの増加に加えて、酸化膜内およびシリコン酸化膜インタ フェースでトラップされた総電荷ＱTOTが比較的小さい一般的な場合については 、酸化膜の容量が大きければしきい値電圧ＶTは減少する。ＭＯＳトランジスタ の容量ＣoxはＣox≒Ａε／ｔoxのように、並列の陽極キャパシタによって厳密に 近似され、式中、Ａはゲート構造の面積であり、εは誘電体の誘電率であり、ｔox は酸化膜の厚さである。ゲートの面積を増大させるのは望ましくなく、また誘 電体を変化させるのは困難であるので、容量Ｃoxの増加は酸化膜の厚さｔoxを減 らすことによって達成されなければならない。 多くの相捕形金属酸化膜半導体（ＣＭＯＳ）処理において、トランジスタのゲ ート構造は濃くドープされたポリシリコンから形成される。ｐチャネルトランジ スタとｎチャネルトランジスタとの間の対称性を達成するために、ｎチャネル装 置のゲート構造を砒素またはリンのようなｎ型不純物でドープし、一方ｐチャネ ル装置のゲート構造をホウ素のようなｐ型不純物でドープすることは珍しくない 。ｐチャネルポリシリコンゲートをホウ素でドープすると、薄いゲート酸化膜構 造については問題が生じるおそれがあるが、これはホウ素が二酸化シリコンにわ たって拡散する速度が比較的速いからである。 非常に薄い酸化膜構造（すなわちｔox≦３ｎｍ）においては、濃くドープされ たｐ＋ポリシリコンからのホウ素イオンは酸化膜を通ってシリコンバルクへと拡 散し、これによってｐチャネル装置のしきい値電圧ＶTを変動させるおそれがあ る。このｐチャネル酸化膜の厚さにおける限定は、典型的にはｎチャネル装置の 酸化膜の厚さも同様に限定してきた。というのは、製造の観点からは、キャパシ タまたはゲート酸化膜を非選択的に成長させる（すなわち、ウエハの選択された またはマスクされた領域内でではなく、ウエハ全体にわたってゲートを成長させ る）ことが強く望まれるからである。非選択的に酸化膜を成長させることによ り、酸化膜の厚さはウエハ全体にわたって均一となる傾向がある。さらに、従来 の方法で考慮されてきたものは、ある１つの技術でゲート酸化膜の厚さを複数に することからは遠ざかる教示をしている。これは、このような複数の厚さの酸化 膜の技術の使用によって非対称が生じるからである。 対称を維持するという要望はゲート酸化膜の最小の厚さを制限することによっ てあるＣＭＯＳ処理におけるｎチャネル装置の潜在的な性能を不所望に限定して きた。より一般的には、対称性を考慮することで、選択された臨界トランジスタ を高性能の薄い酸化膜トランジスタとして指定できるような設計が禁止されてき た。したがって、処理の流れを不当に複雑にすることなく、選択されたトランジ スタが第１の厚さを有するゲート酸化膜を組入れ、一方残りのトランジスタが第 ２のゲート酸化膜の厚さを有する半導体製造処理を達成することが望ましいであ ろう。 発明の概要 上記の問題の大部分は、少なくとも２つの異なる酸化膜の厚さを生成すること が可能な製造方法によって対処することができる。ゲート酸化膜の形成に先立っ て窒素がシリコンの選択された領域に組入れられる。次のゲート酸化膜サイクル によってシリコンの窒素領域の上に第１の酸化膜の厚さが生じ、シリコンの残り の領域の上には第２のゲート酸化膜の厚さが生じる。第１の酸化膜の厚さは第２ の酸化膜の厚さよりも薄くなる傾向にあり、これは窒素がシリコンの酸化速度を 遅らせる性質を持つからである。このようにして、製造処理を不当に複雑にする ことなしに複数のゲート酸化膜の厚さを達成することができる。 概して、この発明は半導体処理方法を企図する。第１の領域と第２の領域とを 有する半導体基板が提供される。第１の領域および第２の領域は互いに対して横 方向に位置をずらされている。それから窒素種不純物の分布が半導体基板の第１ の領域に導入される。その後、半導体基板の上面にケート誘電層が成長する。ゲ ート誘電体は半導体基板の第１の領域上に第１の厚さを有し、半導体基板の第２ の領域上に第２の厚さを有する。第１の厚さは第２の厚さより薄い。この発明の ＣＭＯＳ実施例では、半導体基板の第１の領域はｐ型シリコンを含み、一方第２ の基板領域はｎ型シリコンを含む。好ましくは、半導体基板内に窒素種不純物の 分布を導入するステップは窒素含有環境中で第１の基板領域を熱酸化することに よって達成される。現在好ましい実施例では、窒素含有環境はＮ2Ｏ、ＮＨ3、Ｏ2 、およびＨＣＩをおよそ６０：３０：７：３の割合で含む。代替的実施例では 窒素含有環境はＮＯ、Ｏ2、およびＨＣＩをおよそ９０：７：３の割合で含むか 、またはＮ2Ｏ、Ｏ2およびＨＣｌをおよそ９０：７：３の割合で含む。窒素種不 純物の第１の基板領域１０２への導入は代替的には短時間アニール処理でも達成 され得る。 一実施例では、第１の基板領域を熱酸化する前に半導体基板の上面に初期酸化 膜層が形成される。初期酸化膜層の形成に続いて、一実施例では、初期酸化膜層 上に窒化シリコン層が形成され、半導体基板の第１の領域の上の窒化シリコン層 が部分的に取除かれる。代替的実施例では、初期酸化膜層は熱酸化膜またはＣＶ Ｄリアクタ内で堆積された酸化膜を含み得る。 この発明はさらに集積回路を企図する。この集積回路は第１の基板領域と第２ の基板領域とを有する半導体基板を含む。第１の基板領域は第２の基板領域に対 して横方向に位置がずらされている。第１の基板領域は窒素種不純物の分布を含 む。この集積回路はさらに、半導体基板の第１の領域の上面に形成された第１の ゲート誘電体を含む。第１のゲート誘電体は第１の厚さを有する。第２のゲート 誘電体は半導体基板の第２の領域の上面に形成される。第２のゲート誘電体は第 ２の厚さを有し、これは第１の厚さよりも厚い。ＣＭＯＳ実施例では、半導体基 板の第１の領域はｐ型シリコンを含み、半導体基板の第２の領域はｎ型シリコン を含む。 好ましい実施例では、この集積回路はさらに、半導体基板の上方領域内に形成 された誘電体分離構造を含む。誘電体分離構造は第１の領域と第２の領域との間 に横方向に配置される。好ましくは、集積回路はさらに、半導体基板の第１の領 域の上のゲート誘電体上に形成された第１の導電ゲートと、半導体基板の第２の 領域の上のゲート誘電体上に形成された第２の導電ゲートと、半導体基板の第１ の領域内の第１の導電ゲートの両側に横方向に配置された第１の対のソース／ド レイン領域と、半導体基板の第２の領域内の第２の導電ゲートの両側に横方向に 配置された第２の対のソース／ドレイン領域とを含む。 現在好ましいＣＭＯＳ実施例では、第１の導電ゲートはｎ＋ポリシリコンを含 み、第２の導電ゲートはｐ＋ポリシリコンを含む。現在好ましいＣＭＯＳ実施例 では、半導体基板の第１の領域はｐ型シリコンを含み、半導体基板の第２の領域 はｎ型シリコンを含み、第１の対のソース／ドレイン領域はｎ型シリコンを含み 、さらに第２の対のソース／ドレイン領域はｐ型シリコンを含む。第１のゲート 誘電体および第２のゲート誘電体は好ましくは熱酸化膜を含み、現在好ましい実 施例では、第１の厚さは第２の厚さより薄い。一実施例では、第１の厚さはおよ そ１５オングストロームであり、第２の厚さはおよそ３０オングストロームであ る。 図面の簡単な説明 この発明の他の目的および利点は次の詳細な説明を添付の図面を参照しつつ読 むことによって明らかになるであろう。 図１は半導体基板の部分断面図である。 図２は図１に続く処理ステップであり、分離誘電体構造が第１の半導体基板領 域と第２の半導体基板領域との間に形成され、初期酸化膜層および窒化シリコン 層が半導体基板上でパターニングされている。 図３は図２に続く処理ステップであり、熱酸化膜が窒素含有環境の存在下で成 長する。 図４は図３に続く処理ステップであり、熱酸化膜、初期酸化膜、および窒化シ リコン層が取除かれている。 図５は図４に続く処理ステップであり、ゲート誘電層が半導体基板の上面で成 長している。 図６は図５に続く処理ステップであり、ポリシリコン層がゲート誘電層の上に 堆積されている。 図７は図６に続く処理ステップであり、１対のポリシリコンゲート構造がポリ シリコン層からパターニングされている。 図８は図７に続く処理ステップであり、ソース／ドレイン領域がポリシリコン ゲートの両側に横方向に堆積されて形成されている。 この発明から種々の変形例および代替例が生じ得るが、図面において具体的な 実施例を示し、以下において詳細に説明する。しかしながら、図面および詳細な 説明はこの発明を開示した特定的な形式に限定することを意図したものではなく 、逆に、この発明は添付の請求の範囲において規定されたこの発明の精神および 範囲内のすべての変形例、等価物、および代替例を包含することを意図している 。 発明の詳細な説明 図面を参照して、図１から図８はこの発明の２種（dual）の酸化膜の集積回路 を形成するための現在好ましい処理シーケンスを開示する。図１を参照すると、 半導体基板１００が提供される。半導体基板１００は第１の基板領域１０２と第 ２の基板領域１０４とを含む。第１の基板領域１０２は第２の基板領域１０４に 対して横方向に位置をずらされる。半導体基板１００は好ましくは単結晶シリコ ンを含む。ＣＭＯＳ実施例では、第１の基板領域１０２はｐ型シリコンを含み、 第２の基板領域１０４はｎ型シリコンを含む。図２を参照すると、分離誘電体構 造１０６が第１の基板領域１０２と第２の基板領域１０４との間に形成され、こ の２つの領域を互いに電気的に分離し、それによって第１の基板領域１０２と第 ２の基板領域１０４との不慮の結合を防ぐ。図２に示された現在好ましい実施例 では、分離誘電体構造１０６は浅いトレンチ分離誘電体を含む。浅いトレンチ分 離は隣接する基板領域の間に十分な電気的分離を提供し、かつシリコン基板１０ ０の上面１０１の平面性を維持する。図面に示された浅いトレンチ誘電体構造１ ０６は、典型的にはドライ異方性シリコンエッチング処理を用いてトレンチをシ リコン基板１００内へエッチングすることにより製造される。その後、ＣＶＤ酸 化膜のような誘電材料がシリコン基板１００にわたって堆積され、トレンチを誘 電材料で充填する。酸化膜堆積ステップの前に、薄い熱酸化膜が側壁およびトレ ンチの床で成長する熱酸化ステップがあってもよい。酸化膜堆積ステップの後、 平坦化ステップが行なわれ、トレンチの外部領域から酸化膜材料が取除かれる。 現在好ましい実施例は浅いトレンチ分離誘電体構造で実施されるが、当業者は代 替的な分離方法が代用できることを認識するであろう。例として、浅いトレンチ 誘電体構造１０６にはＬＯＣＯＳ分離構造を代用できる。ＬＯＣＯＳ構造は、シ リコン基板の活発な領域が犠牲酸化膜層の最上部に典型的に配置された窒化シリ コン層によってマスクされる、周知の処理シーケンスに従って形成される。窒化 シリコン層は、半導体基板の、中に分離構造を位置づけることが望ましい領域を 露出するようにパターニングされる。次の熱酸化ステップは窒化シリコン層がパ ターニングで取除かれた領域で、シリコン基板１００内で部分的に成長し、かつ シリコン基板１００の上面１０１の上方に部分的に延在する熱酸化膜を形成する 結果となる。熱酸化ステップの後、窒化シリコン層がＬＯＣＯＳ分離構造を残し たまま取除かれる。ＬＯＣＯＳ分離構造は平坦でない表面を生じ、隣接するトラ ンジスタの活発な領域を侵食するバーズビーク構造を有するという二重の欠点を 有する。 分離誘電体構造１０６の形成の後、初期酸化膜層１０８がシリコン基板１００ の上面１０１に形成される。現在好ましい実施例では、初期酸化膜１０８は熱酸 化処理またはＣＶＤ堆積ステップで形成され得る。その後、窒化シリコン層１１ ０が初期酸化膜１０８の上に堆積され、マスキングステップでパターニングされ て半導体基板１００の第１の領域１０２の上方の窒化シリコン層１１０の一部分 を取除く。初期酸化膜１０８は窒化シリコン層１１０によって生じるシリコン基 板１００上のストレス量を減らす役割を果たす。代替的実施例では、第１の基板 領域１０２の上の初期酸化膜１０８の一部分は図３に関連して下に述べる熱酸化 ステップの前に取除かれてもよく、または図３の熱酸化ステップが第１の基板領 域１０２の上での初期酸化膜１０８の再酸化を含むようにそのまま残されてもよ い。前の実施例では、第１の基板領域１０２の上の初期酸化膜１０８は、好まし くはシリコン基板１０２の上面１０１が露出するように、窒化シリコン層のエッ チングを伴って取除かれる。初期酸化膜１０８が第１の基板領域１０２の上にそ のまま残される実施例では、初期酸化膜１０８は、窒素を含まない、または「純 粋な」酸化膜を含む。この純粋な酸化膜層は第１の基板領域１０２の上の誘電体 の最後の厚さを調整し、さらにこれに従って、以下に述べるように基板１００内 の窒素の濃度を調整するのに用いられ得る。 図３を参照すると、熱酸化処理は窒素含有環境１１４中で実行されるので、窒 素含有酸化膜１１２は第１の基板領域１０２の上で形成され、窒素種の分布１１ ６は半導体基板１００の第１の基板領域１０２内に形成される。窒素含有環境１ １４は好ましくはＯ2と、ＨＣｌと、ＮＯ、Ｎ2Ｏ、またはＮＨ3のような窒素源 とを含む。好ましい実施例では、窒素含有環境１１４はＮ2Ｏ、ＮＨ3、Ｏ2、お よびＨＣＩをおよそ６０：３０：７：３の割合で含む。代替的実施例では、窒素 含有環境１１４はＮ2Ｏ、Ｏ2、およびＨＣｌ、またはＮＯ、Ｏ2、およびＨＣｌ をおよそ９０：７：３の割合で含み得る。一実施例では、環境１１４は酸化処理 の初期については窒素を含有しない環境を含み得る。初期が終わると、窒素が環 境１１４に導入され、前述した窒素含有環境を生成し得る。このような実施例で は、環境１１４が窒素種を含まない時間中に起こる酸化は窒素を含まない初期酸 化膜を生成する。窒素が環境１１４に導入されたときに起こる次の酸化は、第１ の基板領域１０２内に窒素含有酸化膜１１２と窒素含有不純物の分布１１６とを 生成する。代替的には、窒素を含まない初期酸化膜の形成後、１００％のＮＯま たはＮ2Ｏ環境において窒素が第１の基板領域１０２内に導入され得る。 初期酸化膜１０８、窒素含有酸化膜１１２、および窒素不純物の分布１１６に 関して上に述べた処理には、短時間アニーリングが部分的または全体的に代用で きる。より具体的には、この発明の一実施例は初期酸化膜１０８を短時間アニー ルステップで形成し、その後で上に述べたように窒素を半導体基板１０１中に拡 散管を用いて導入することを企図する。代替的には、全体のシーケンスが短時間 アニール処理で実施されてもよい。例として、このような処理は初期酸化膜１０ ８を窒素を含有しない環境でＲＴＡ（短時間アニール）処理を用いて形成し、そ の後で窒素含有酸化膜１１２を上に述べた窒素含有環境のいずれかのような窒素 含有環境でＲＴＡ処理を用いて形成する。ここで企図された短時間アニーリング は、好ましくは半導体ウエハを１０秒から３０秒の間９００〜１１００℃の温度 に晒すことを含む。 前述したように、窒素含有酸化膜１１２は初期酸化膜のないところ、つまりこ の場合初期酸化膜１０８が、図３の熱酸化の前に第１の基板領域１０２の上から 取除かれたところから成長し得る。代替的には、第１の基板領域１０２の上の初 期酸化膜１０８はそのまま残されるので、図３の酸化ステップは再酸化を含み得 る。初期酸化膜１０８があってもなくても、図３の熱酸化を実行することを選択 すると、窒素含有酸化膜１１２の最後の厚さを大きく制御することが可能になる 。窒素含有環境１１４中の窒素源の存在は、半導体基板１００の第１の基板領域 １０２内に窒素含有不純物の分布１１６を形成する結果となる。不純物の分布が 砒素、リン、またはホウ素を含むのと異なり、窒素の分布１１６は第１の基板領 域１０２の電気的性質を著しく変化させることはない。しかしながら理論的には 、分布１１６内の窒素分子は半導体基板１００内でシリコン原子と強い結合を形 成する。窒素とシリコンとの間の強い結合は処理を遅らせ、これによって酸素と 結合したシリコンが二酸化シリコンのような酸化シリコン膜を形成する。したが って、窒素含有シリコン基板の酸化速度は純粋シリコン基板の酸化速度よりも遅 い。この酸化速度の差をうまく用いれば、可変の厚さを有する酸化膜を生成する ことができる。 図４を参照すると、窒素含有酸化膜１１２、初期酸化膜１０８、および窒化シ リコン層１１０が半導体基板１００の上面１０１から取除かれる。窒化シリコン の除去は８５％のリン含有溶液を１２０℃で用いて行なわれるのが好ましい。酸 化膜１１２および１０８の除去はウェットまたはドライエッチング処理を用いて 達成され得る。 図５を参照すると、ゲート誘電体１１８が半導体基板１００の上面１０１に熱 酸化１１７を用いて成長する。熱酸化１１７によって第１の基板領域１０２の上 に第１の厚さｔ1を有し、第２の基板領域１０４の上に第２の厚さｔ2を有するゲ ート誘電体１１８を生じる。好ましくは、第１の基板領域１０２内の窒素含有不 純物の分布１１６は第１の基板領域１０２の酸化を第２の基板領域１０４の酸化 速度に対して遅らせ、第２の厚さｔ2が第１の厚さｔ1よりも厚くなるようにする 。現在好ましい実施例では、ｔ1はおよそ１５オングストロームであり、ｔ2はお よそ３０オングストロームである。したがって、この発明により２種(dual)の厚 さを有する酸化膜をうまく成長させることが可能であり、半導体基板の、上に薄 い方の酸化膜が形成された領域は、窒素環境の存在下で酸化ステップ と結合した従来のマスキングステップによって決定される。窒素はシリコン基板 と容易に相互作用しないので、この発明は半導体基板１００の電気的性質を著し く変えることなく、よって次の処理を著しく変える必要もなく、２種（dual）の 酸化膜の厚さを生成する。一実施例では、半導体基板１００の第１の基板領域１ ０２はＣＭＯＳ処理のｎチャネル領域を含み、一方第２の基板領域１０４はｐチ ャネル領域を含み得る。別の実施例では、第１の基板領域１０２と第２の基板領 域１０４との両方がｐ型シリコンから成り得るので、この処理がより薄いゲート 酸化膜および、これによって飽和ドレイン電流ＩDsatのより高い値を有する選択 されたｎチャネルトランジスタを形成する結果となる。 図６は、ゲート誘電層１１８の上の導電ゲート層１２０の堆積を示す。好まし くは、導電ゲート層１２０はＣＶＤポリシリコンを含む。典型的には、堆積され たときのシリコンの抵抗率はポリシリコン層を不純物でドープすることによって 減じなければならない。ポリシリコンのドーピングはその場での（in situ）、 または次の拡散処理を用いて達成され得る。しかしながら、より好ましくは、ポ リシリコンをドープするにはイオン注入を川いる。図６はポリシリコン層１２０ をドープするイオン注入１２１を示す。この発明の現在好ましいＣＭＯＳ実施例 では、イオン注入１２１は第１の基板領域１０２の上に第１の注入１２１ａを含 み、第２の基板領域１０４の上に第２の注入１２１ｂを含む。この実施例では、 第１の基板領域１０２はＣＭＯＳ集積回路のｎチャネル領域を含む。ｎ＋ポリシ リコンおよびｐ＋ポリシリコンの作用機能としては、２つの選択的な注入を要求 することの結果生じる処理の複雑さの増加にもかかわらず、ｎチャネル装置に対 してはｎ＋ポリシリコンゲートを用い、ｐチャネル装置に対してはｐ＋ポリシリ コンゲートを用いるのが望ましいことが多い。この実施例では、注入１２１ａは 砒素またはリンのようなｎ型不純物を、半導体基板１００の第１の基板領域１０ ２の上の導電ゲート層１２０中に注入することを表わす。注入１２１ｂはホウ素 のようなｐ型不純物を半導体基板１００の第２の基板領域１０４の上の導電ゲー ト層１２０中に注入することを表わす。 ｐ＋ポリシリコンをｐチャネル装置のゲートとして実現することが望ましいに も関わらず、ホウ素イオンをｐチャネル装置のポリシリコンゲートに組入れるこ とは、ホウ素が二酸化シリコン中で急速に拡散することが知られているという点 で問題である。ホウ素イオンの導電ゲート層１２０への注入に続いて処理を行な うと、導電ゲート層１２０からのホウ素イオンがゲート誘電体１１８を通って半 導体基板１００の上部領域へ拡散し得る結果となる。シリコン・二酸化シリコン インタフェースに最も近い半導体基板１００内のこの意図しないホウ素拡散は非 意図的かつ不適にｐチャネル装置のしきい値電圧を変化させるかもしれない。ゲ ート酸化膜の厚さがサブ５ナノメータ領域に侵入すると、ホウ素拡散の問題は大 きくなる。一方、回路の性能を向上させるために薄いゲート酸化膜を達成するこ とが強く望まれる。ｎ型ドーパントのリンおよび砒素は二酸化シリコン中で著し い拡散を全く経験しない。したがって、ｎチャネル装置は理論的には極めて薄い ゲート酸化膜で製造することができる。この発明は、極めて薄いゲート酸化膜を 有する高性能ｎチャネル装置と、不所望のしきい値電圧の変動を防ぐためにより 厚いゲート酸化膜を要するｐ＋ポリシリコンゲートｐチャネル装置とを含む。窒 素をシリコン基板の選択された領域に組入れることにより、酸化速度が基板の所 望の領域で選択的に制御されるので望ましい場所に薄いゲート酸化膜を生成する ことができる。現在好ましい実施例では、第１の基板領域１０２の上のゲート誘 電体１１８の第１の厚さｔ1はおよそ１５オングストロームであり、一方シリコ ン基板１００の第２の基板領域１０４の上のゲート誘電体１１８の第２の厚さｔ2 はおよそ３０〜５０オングストロームである。第１の厚さｔ1と第２の厚さｔ2 との比は、第１の基板領域１０２内の窒素の分布１１６の濃度を変えることによ って制御できる。窒素の分布１１６の濃度の制御は窒素環境１１４の熱酸化の前 に形成された初期酸化膜層１０８の厚さを変えることによって達成される。窒素 の分布１１６の最大濃度は図３に示す熱酸化を行なうことにより、シリコン基板 １００の上面１０１に初期酸化膜が存在しなくても達成される。窒素不純物濃度 がより高ければ、厚さｔ2とｔ1との比はより大きくなる。 図７は図６に続く処理ステップを示し、１対のポリシリコンゲート１２２ａお よび１２２ｂが導電ゲート層１２０からパターニングされている。ポリシリコン ゲート１２２ａおよび１２２ｂのパターニングは、半導体処理の分野で周知であ るような従来のフォトリソグラフィおよびエッチングステップを用いて達成され る。ポリシリコンゲート１２２ａおよび１２２ｂを形成するのに用いる等方性エ ッチングは実質的に垂直な側壁１２４を生じる。 図８は、１対のトランジスタ１２５ａおよび１２５ｂを形成する結果となる次 の処理ステップを示す。トランジスタ１２５ａは１対のソース／ドレイン領域１ ２６ａおよび１２６ｂを含み、一方トランジスタ１２５ｂは１対のソース／ドレ イン領域１２８ａおよび１２８ｂを含む。現在好ましいＣＭＯＳ実施例では、ソ ース／ドレイン領域１２６ａおよび１２６ｂはｎ型シリコンを含み、一方ソース ／ドレイン領域１２８ａおよび１２８ｂはｐ型シリコンを含む。ソース／ドレイ ン領域１２６はさらに、ＬＤＤ（薄くドープされたドレイン）領域１３０と濃く ドーブされた領域１３４とを含む。ＬＤＤ１３０領域はポリシリコンゲート１２ ２の実質上垂直な側壁１３４の上にスペーサ構造１３１を形成する前に不純物を 半導体基板１００に注入することによって形成される。スペーサ構造１３１の形 成は半導体処理の分野で周知であり、一般に適合する酸化膜層、典型的にはＣＶ Ｄ ＴＥＯＳ酸化膜を堆積し、その後で適合する酸化膜層を最小のオーバーエッ チングで異方性エッチングしてすべての酸化膜がウエハトポグラフィの平面領域 から取除かれた後にスペーサ構造１３１が残るようにすることを含む。スペーサ 構造１３１の形成に続いて、濃くドープされた領域１３４を形成するためにソー ス／ドレイン注入が行なわれる。当業者に明らかになるように、トランジスタ１ ２５ｂのＬＤＤ領域１３２および濃くドープされた領域１３６は、トランジスタ １２５ａのＬＤＤ領域１３０および濃くドープされた領域１３４を形成するのに 用いたステップに類似した処理ステップを用いて形成される。したがって、図８ は集積回路１４０を表わす。集積回路１４０は第２の基板領域１０４から横方向 に位置をずらされた第１の基板領域１０２を備える半導体基板１００を含む。第 １の基板領域１０２は窒素種不純物の分布１１６を含む。集積回路１４０は、第 １の基板領域１０２の上面１０１に形成された第１のゲート誘電体１１８ａをさ らに含む。第１のゲート誘電体１１８ａは第１の厚さｔ1を有する。集積回路１ ４０は、第２の基板領域１０４の上面１０１に形成された第２のゲート誘電体１ １８ｂをさらに含む。第２の誘電体１１８ｂは第２の厚さｔ2を有する。第２の 厚さｔ2は第１の厚さｔ1より厚い。この発明の現在好ましいＣＭＯＳ実施例で は、第１の基板領域１０２はｐ型シリコンを含み、第２の基板領域１０４はｎ型 シリコンを含む。好ましくは、分離誘電体１１６は半導体基板１００内に、第１ の基板領域１０２と第２の基板領域１０４との間に横方向に配置して形成される 。集積回路１４０は、好ましい実施例では、第１の基板領域１０２の上に形成さ れた第１の導電ゲート１２２ａと、第２の基板領域１０４の上に形成された第２ の導電ゲート１２２ｂとをさらに含む。現在好ましいＣＭＯＳ実施例では、第１ の導電ゲート１２２ａはｎ＋ポリシリコンを含み、一方第２の導電ゲート１２２ ｂはｐ＋ポリシリコンを含む。 したがって、この発明のこの開示の利益を受ける当業者は、集積回路内に高性 能トランジスタを選択的に形成するために２つの酸化膜の厚さを含む集積回路を 生成することができるであろう。さらに、当然のことながら、図示されかつ記述 されたこの発明の形式は現在好ましい実施例と解釈されるべきである。各々およ びすべての処理ステップには、この開示の恩恵を受ける当業者には明らかである ように、さまざまな変形例および変更例が生じ得る。次の請求の範囲はこのよう な変形例および変更例をすべて包含すると解釈されるべきであり、したがって明 細書および図面は限定的なものではなく例示的なものとしてみなされるべきであ る。
【手続補正書】特許法第１８４条の８第１項 【提出日】平成１０年８月６日（１９９８．８．６） 【補正内容】 異なるゲート酸化膜厚さの集積回路およびその生成のための処理方法 発明の背景 １．発明の分野 この発明は半導体処理の分野に関し、より特定的には選択されたトランジスタ が残りのトランジスタよりもより薄いゲート酸化膜で製造されるＭＯＳ集積回路 に関する。 ２．関連技術の説明 ＵＳ−Ａ−５４８０８２８は混合３／５ＶのＣＭＯＳトランジスタの酸化速度 を抑制または促進する、差のあるゲート酸化膜処理を開示する。犠牲酸化シリコ ン層が最初に半導体基板の表面上に形成され、窒素イオンが犠牲酸化層を通って 半導体基板の計画された３Ｖトランジスタ領域に注入される。窒素イオンは基板 の酸化速度を抑制するので、犠牲酸化膜層が取除かれた後、計画された３Ｖトラ ンジスタ領域でのゲート酸化シリコンの成長速度は遅くなり、これによって比較 的薄いゲート酸化シリコン層が生じる。 ＪＰ−Ａ−０７２９７２９８は半導体基板の表面上に互いに異なる厚さのゲー ト酸化層を形成するステップを開示する。この方法はまた、半導体基板に注入さ れた窒素イオンを用いてゲート酸化膜の成長を抑える。 ＪＰ−Ａ−０１１８３８４４は、ＮＭＯＳトランジスタのゲート酸化膜の厚さ をＰＭＯＳトランジスタのゲート酸化膜の厚さと比べて薄くするステップを開示 する。 ＵＳ−Ａ−５２５４４８９は、ゲート絶縁膜としての役割を果たすと考えられ る第１の酸化膜が第１の領域に形成される処理方法を開示する。その後アニーリ ングが窒素またはアンモニア雰囲気中で行なわれ、第１の酸化膜の表面全体を硝 化させる。硝化された第１の酸化膜の予め定められた領域が取除かれ、ゲート絶 縁膜としての役割を果たすと予測される第２の酸化膜がマスクとして硝化された 第１の酸化膜を用いて予め定められた領域に形成される。その後ゲート電極が硝 化された第１の酸化膜の各々と第２の酸化膜との上に形成される。 ＵＳ−Ａ−５５０２００９は、シリコン基板上の異なる厚さのゲート酸化膜層 を製造する方法を開示する。第１のゲート酸化膜層が第１および第２の活性領域 の上に形成され、次に障壁層が形成されて第１の領域内の第１のゲート酸化膜層 の一部分を覆う。第２の領域内のゲート酸化膜層の一部分はその後障壁層をマス クとして利用して取除かれる。その後で、第２のゲート酸化膜層が第２の領域の 上に形成される。 超大規模集積（ＶＬＳＩ）金属酸化膜半導体（“ＭＯＳ”）回路は、シリコン 基板内に形成された多数の相互接続トランジスタを含む。典型的には、ＭＯＳト ランジスタのゲート電極はトランジスタの入力として機能する。トランジスタは 典型的にはゲート電圧（ＶG）をしきい値、すなわちしきい値電圧（ＶT）まで駆 動することによって活性化またはオンにされる。ＭＯＳトランジスタのドレイン 電流（ＩD）は典型的にはトランジスタの出力としての役割を果たす。各トラン ジスタのゲート電極は小さいが限定された容量を伴うので、ゲート電極は所望の 電圧変化を瞬時に達成することはできない。その代わりに、小さなゲート容量を 適切な電圧レベルまで充電するのには限定された時間を要する。ゲート電極がし きい値レベルを達成するのに要する時間はゲート電極の容量を減少するかまたは 前の段からのトランジスタのドレイン電流を増加することによって短縮すること ができる。一般に、ドレイン電圧、ＶD（すなわちＶD＜ＶG−ＶT）の値が小さけ れば、ＭＯＳトランジスタのドレイン電流ＩDはドレイン電圧（ＶG≧ＶTと仮定 する）に対して線形に増加する。しかしながら、ＶDがこの線形領域を超えて増 加すると、ＩDは横ばいとなり、１次近似まで、ＶDから独立する。このＩDの値 は通常飽和ドレイン電流ＩDsatと称される。言い換えれば、ＩDsatは所与のゲー ト電圧に対して通常のバイアス（すなわちＶD≒ＶCC'｜ＶG｜≧｜ＶT｜、および Ｖss＝０Ｖ）で動作するＭＯＳトランジスタによって生成される最大ドレイン電 流である。したがって、ＩDsatはＭＯＳ回路の電位速度の直接尺度で 請求の範囲 １．半導体基板（１００）を提供するステップを含み、前記半導体基板は第１の 領域（１０２）および第２の領域（１０４）を含み、前記第２の領域（１０４） は前記第１の領域（１０２）に対して横方向に配置され、さらに、 前記第１の基板領域（１０２）を窒素含有環境（１１４）中で熱酸化するステ ップと、 前記半導体基板（１００）の上面（１０１）でゲート誘電層（１１８）を成長 させるステップとを含み、 前記ゲート誘電体（１１８）は前記半導体基板の前記第１の領域（１０２）の 上に第１の厚さ（ｔ1）を有し、前記半導体基板（１００）の前記第２の領域（ １０４）の上に第２の厚さ（ｔ2）を有し、さらに前記第１の厚さ（ｔ1）は前記 第２の厚さ（ｔ2）より薄い、 半導体処理方法。 ２．半導体基板（１００）を提供するステップを含み、前記半導体基板は第１の 領域（１０２）および第２の領域（１０４）を含み、前記第２の領域（１０４） は前記第１の領域（１０２）に対し横方向に配置され、さらに、 前記第１の基板領域（１０２）を窒素含有環境（１１４）で短時間アニーリン グするステップと、 前記半導体基板（１００）の上面（１０１）でゲート誘電層（１１８）を成長 させるステップとを含み、 前記ゲート誘電体（１１８）は前記半導体基板（１００）の前記第１の領域（ １０２）上に第１の厚さ（ｔ1）を有し、前記半導体基板（１００）の前記第２ の領域（１０４）上に第２の厚さ（ｔ2）を有し、さらに前記第１の厚さ（ｔ1） は前記第２の厚さ（ｔ2）より薄い、 半導体処理方法。 ３．前記窒素含有環境がＮ2Ｏ、ＮＨ3、Ｏ2、およびＨＣｌをおよそ６０：３０ ：７：３の割合で含む、請求項２に記載の処理方法。 ４．前記窒素含有環境がＮ2Ｏ、Ｏ2、およびＨＣｌをおよそ９０：７：３の割合 で含む、請求項２に記載の処理方法。 ５．前記窒素含有環境がＮＯ、Ｏ2、およびＨＣｌをおよそ９０：７：３の割合 で含む、請求項２に記載の処理方法。 ６．前記熱酸化するステップまたは前記短時間アニーリングするステップの前に 、前記半導体（１００）の上面（１０１）に初期酸化膜層を形成するステップを さらに含む、請求項１から５のいずれかに記載の処理方法。 ７．前記初期酸化膜層（１０８）上に窒化シリコン層（１１０）を形成するステ ップと、 前記半導体基板（１００）の前記第１の領域（１０２）上の前記窒化シリコン 層（１１０）の部分を取除くステップとをさらに含む、 請求項６に記載の処理方法。 ８．前記初期酸化膜層（１０８）を形成するステップが前記半導体基板（１００ ）の上面を窒素を含有しない環境で熱酸化するステップを含む、請求項７に記載 の処理方法。 ９．前記初期酸化膜層（１０８）を形成するステップが前記半導体基板（１００ ）の上面（１０１）に酸化膜を堆積するステップを含む、請求項７に記載の処理 方法。 １０．前記半導体基板（１００）の前記第１の領域（１０２）がｐ型シリコンを 含み、前記第２の基板領域（１０４）がｎ型シリコンを含む、請求項１から９の いずれかに記載の処理方法。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ハウス，フレッド・エヌ アメリカ合衆国、78749 テキサス州、オ ースティン、サークル・オーク・コーブ、 4702 【要約の続き】 の基板領域（１０２）への導入は代替的には短時間アニ ール処理を用いて達成され得る。

Claims (1)

  1. 【特許請求の範囲】 １．半導体基板を提供するステップを含み、前記半導体基板は第１の領域および 第２の領域を含み、前記第２の領域は前記第１の領域に対して横方向に配置され 、さらに、 窒素種不純物の分布を前記半導体基板の前記第１の領域に導入するステップと 、 前記半導体基板の上面にゲート誘電層を成長させるステップとを含み、前記ゲ ート誘電体は前記半導体基板の前記第１の領域の上に第１の厚さを有し、前記半 導体基板の前記第２の領域の上に第２の厚さを有し、さらに前記第１の厚さは前 記第２の厚さより薄い、 半導体処理方法。 ２．前記半導体基板の前記第１の領域がｐ型シリコンを含み、前記第２の基板領 域がｎ型シリコンを含む、請求項１に記載の処理方法。 ３．前記窒素種不純物の分布を導入するステップが前記第１の基板領域を窒素含 有環境で熱酸化するステップを含む、請求項１に記載の処理方法。 ４．前記窒素種不純物の分布を導入するステップが前記第１の基板領域を窒素含 有環境で短時間アニーリングするステップを含む、請求項１に記載の処理方法。 ５．前記窒素含有環境がＮ2Ｏ、ＮＨ3、Ｏ2、およびＨＣｌをおよそ６０：３０ ：７：３の割合で含む、請求項４に記載の処理方法。 ６．前記窒素含有環境がＮ2Ｏ、Ｏ2、およびＨＣｌをおよそ９０：７：３の割合 で含む、請求項４に記載の処理方法。 ７．前記窒素含有環境がＮＯ、Ｏ2、およびＨＣｌをおよそ９０：７：３の割合 で含む、請求項４に記載の処理方法。 ８．前記熱酸化するステップの前に、前記半導体基板の上面に初期酸化膜層を形 成するステップをさらに含む、請求項４に記載の処理方法。 ９．前記初期酸化膜層の上に窒化シリコン層を形成するステップと、 前記半導体基板の前記第１の領域の上の前記窒化シリコン層を部分的に取除く ステップとをさらに含む、 請求項８に記載の処理方法。 １０．前記初期酸化膜層を形成するステップが前記半導体基板の上面を窒素を含 有しない環境で熱酸化するステップを含む、請求項８に記載の処理方法。 １１．前記初期酸化膜層を形成するステップが前記半導体基板の上面に酸化膜を 堆積するステップを含む、請求項８に記載の処理方法。 １２．第１の基板領域および第２の基板領域を含む半導体基板を含み、前記第２ の基板領域が前記第１の基板領域に対して横方向に配置され、前記半導体基板の 前記第１の基板領域が窒素種の分布を含み、さらに、 前記半導体基板の前記第１の基板領域の上面に形成された第１のゲート誘電体 を含み、前記第１のゲート誘電体が第１の厚さを有し、さらに、 前記半導体基板の前記第２の基板領域の上面に形成された第２のゲート誘電体 を含み、前記第２のゲート誘電体が第２の厚さを有し、前記第２の厚さが前記第 １の厚さより厚い、 集積回路。 １３．前記半導体基板の前記第１の領域がｐ型シリコンを含む、請求項１２に記 載の集積回路。 １４．前記半導体基板の上部領域内に形成された誘電体分離構造をさらに含み、 前記誘電体分離構造が前記第１の基板領域と前記第２の基板領域との間に横方向 に配置される、 請求項１２に記載の集積回路。 １５．前記半導体基板の前記第１の基板領域の上の前記第１のゲート誘電体上に 形成された第１の導電ゲートと、 前記半導体基板の前記第２の基板領域の上の前記ゲート誘電体上に形成された 第２の導電ゲートと、 前記半導体基板の前記第１の基板領域内の前記第１の導電ゲートの両側に横方 向に配置された第１の対のソース／ドレイン領域と、 前記半導体基板の前記第２の基板領域内の前記第２の導電ゲートの両側に横方 向に配置された第２の対のソース／ドレイン領域とをさらに含む、 請求項１２に記載の集積回路。 １６．前記第１の導電ゲートがｎ＋ポリシリコンを含み、前記第２の導電ゲート がｐ＋ポリシリコンを含む、請求項１５に記載の集積回路。 １７．前記半導体基板の前記第１の領域がｐ型シリコンを含み、前記半導体基板 の前記第２の領域がｎ型シリコンを含み、前記第１の対のソース／ドレイン領域 がｎ型シリコンを含み、前記第２の対のソース／ドレイン領域がｐ型シリコンを 含む、請求項１６に記載の集積回路。 １８．前記第１のゲート誘電体と前記第２のゲート誘電体とが熱酸化膜を含む、 請求項１２に記載の集積回路。 １９．前記第１の厚さが前記第２の厚さより薄い、請求項１８に記載の集積回路 。 ２０．前記第１の厚さがおよそ１５オングストロームであり、前記第２の厚さが およそ３０オングストロームである、請求項１９に記載の集積回路。
JP10510718A 1996-08-19 1997-05-29 異なるゲート酸化膜厚さの集積回路およびその生成のための処理方法 Pending JP2000517102A (ja)

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