JPS6118176A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6118176A JPS6118176A JP13719384A JP13719384A JPS6118176A JP S6118176 A JPS6118176 A JP S6118176A JP 13719384 A JP13719384 A JP 13719384A JP 13719384 A JP13719384 A JP 13719384A JP S6118176 A JPS6118176 A JP S6118176A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体装置の製造方法に関し、特にオフセット
ゲート構造のＰチャンネルＭＯＳトランジスタを製造す
る半導体装置の製造方法に関する。
ゲート構造のＰチャンネルＭＯＳトランジスタを製造す
る半導体装置の製造方法に関する。
従来、ＮチャンネルＭＯＳトランジスタにおいて、チャ
ンネル横方向電界を緩和し、ドレイン耐圧−、ホットキ
ャリア耐圧を向上させる素子構造としてオフセットゲー
ト構造のものが知られている。
ンネル横方向電界を緩和し、ドレイン耐圧−、ホットキ
ャリア耐圧を向上させる素子構造としてオフセットゲー
ト構造のものが知られている。
このオフセットゲート構造は第１図に示す如くゲート電
極１の側端部にサイドウオール２を形成する前後に夫々
ソース、ドレイン形成領域にイオン打込みを行なうもの
である。
極１の側端部にサイドウオール２を形成する前後に夫々
ソース、ドレイン形成領域にイオン打込みを行なうもの
である。
このオフセットゲート構造を用いてチャンネル
′横方向電界を十分緩和させるべくしているが、どうい
う原因にもとづくのか従来判明されていなかった。
′横方向電界を十分緩和させるべくしているが、どうい
う原因にもとづくのか従来判明されていなかった。
最近になって、計算械シミュレーションにより、チャン
ネル横方向電界を十分緩和、させられる原因については
、第１図の不純物濃度分布曲線すに示すようにドレイン
端の不純物製分布において、濃度一定の領域Ｃが形成さ
れていたからであり、従ってチャンネル横方向電界を十
分緩和させるためには第１図の曲線すに示すようにドレ
イン端の不純物濃度分布において濃度一定の領域Ｃを設
ける必要があることが判明されている（第４４回応物学
術講演会予稿集、２ＢＰ−Ｍ−８，１９８３秋）。
ネル横方向電界を十分緩和、させられる原因については
、第１図の不純物濃度分布曲線すに示すようにドレイン
端の不純物製分布において、濃度一定の領域Ｃが形成さ
れていたからであり、従ってチャンネル横方向電界を十
分緩和させるためには第１図の曲線すに示すようにドレ
イン端の不純物濃度分布において濃度一定の領域Ｃを設
ける必要があることが判明されている（第４４回応物学
術講演会予稿集、２ＢＰ−Ｍ−８，１９８３秋）。
以上はＮチャンネルＭＯＳトランジスタについてである
が、ＰチャンネルＭＯＳトランジスタにおいてＮチャン
ネルＭＯＳトランジスタと同様にチャンネル横方向電界
を十分緩和させるべくオフセットゲート構造を実現する
ためには、ＮチャンネルＭＯＳトランジスタに比べてサ
イドウオール長りを大きくとる必要が生じる。何故なら
、ＰチャンネルＭＯＳトランジスタでＮチャンネルＭＯ
Ｓトランジスタと同程度の長さのサイドウオールの外側
から２０層形成用のボロンをイオン打込みしこれを拡散
させた場合、ボロンの投影飛程が大きく、また拡散が速
いためＰ′″層が深く形成されすぎて不純物分布は第１
図に示す曲線ａのようになってしまい、ドレイン端に不
純物濃度一定領域を形成することができないからである
。
が、ＰチャンネルＭＯＳトランジスタにおいてＮチャン
ネルＭＯＳトランジスタと同様にチャンネル横方向電界
を十分緩和させるべくオフセットゲート構造を実現する
ためには、ＮチャンネルＭＯＳトランジスタに比べてサ
イドウオール長りを大きくとる必要が生じる。何故なら
、ＰチャンネルＭＯＳトランジスタでＮチャンネルＭＯ
Ｓトランジスタと同程度の長さのサイドウオールの外側
から２０層形成用のボロンをイオン打込みしこれを拡散
させた場合、ボロンの投影飛程が大きく、また拡散が速
いためＰ′″層が深く形成されすぎて不純物分布は第１
図に示す曲線ａのようになってしまい、ドレイン端に不
純物濃度一定領域を形成することができないからである
。
しかしながら、ＰチャンネルＭＯ８）ランジスタにおい
てサイドウオール長りを大きくとることは次のような欠
点を有する。
てサイドウオール長りを大きくとることは次のような欠
点を有する。
（１）ソース直列抵抗が増加し、素子のコンダクタンス
が低下する。
が低下する。
（２）０ＭＯ８に適用する場合、ＮチャンネルＭＯＳト
ランジスタとＰチャンネルＭＯＳトランジスタとでサイ
ドウオール長を変える必要があり、製造工程が複雑にな
り、コスト安となる。
ランジスタとＰチャンネルＭＯＳトランジスタとでサイ
ドウオール長を変える必要があり、製造工程が複雑にな
り、コスト安となる。
本発明の目的は、ＮチャンネルＭＯ８）−ランジスタと
等しいサイドウオールでオフセットゲート構造のＰチャ
ンネルＭＯＳトランジスタを形成でき、これにより素子
のコンダクタンスを低下させることなくチャンネル横方
向電界を緩和させることができ、ホットキャリア耐圧等
を向上させ信頼度を向上させることができるようにした
半導体装置の製造方法を提供することにある。
等しいサイドウオールでオフセットゲート構造のＰチャ
ンネルＭＯＳトランジスタを形成でき、これにより素子
のコンダクタンスを低下させることなくチャンネル横方
向電界を緩和させることができ、ホットキャリア耐圧等
を向上させ信頼度を向上させることができるようにした
半導体装置の製造方法を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は１
本明細書の記述°および添付図面からあきらかになるで
あろう。
本明細書の記述°および添付図面からあきらかになるで
あろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、半導体基板に形成゛したゲート電極をマスク
にソース、ドレイン形成領域にイオン打込みによりＰ形
の低濃度層を形成し、この後前記ゲート電極の側端部に
サイドウオールを形成し、前記ゲート電極および前記サ
イドウオールをマスクに電気的特性に影響を与えない原
子のイオンを前記ソース、ドレイン形成領域表面が非晶
質状態になるように打込み、更に前記ゲート電極および
前記サイドウオールをマスクに前記ソース、ドレイン形
成領域にイオン打込みによりＰ形高濃度層を形成し、こ
の後熱処理によりＰ膨拡散層からなるソース、ドレイン
領域を形成するものである６従ってゲート電極およびサ
イドウオールをマスクにソース、ドレイン形成領域にイ
オン打込みによりＰ形の高濃度層を形成する前に、その
ソース、ドレイン形成領域に電気的特性に影響を与えな
い原子のイオンを打込んで前記ソース、トレイン形成領
域表面を非晶質（アモルファス）状態になるようにする
ので、サイドウオール長をＮチャンネルＭＯＳトランジ
スタと同様にしても前記Ｐ膨拡散層（Ｐ’拡散層）をＮ
チャンネルＭＯＳトランジスタと同様に浅く形成するこ
とができ、これによりドレイン端に不純物濃度一定領域
をＮチャンネルＭＯＳトランジスタと同様に形成するこ
とができ工短いサイドウオールでオフセットゲート構造
のＰチャンネルＭｏＳトランジスタを形成することがで
きる。よって素子のコンダクタンスを低下させることな
くチャンネル横方向電界を緩和させることができ、ホッ
トキャリア耐圧など向上させ、信頼度の向上を図ること
ができるものである。
にソース、ドレイン形成領域にイオン打込みによりＰ形
の低濃度層を形成し、この後前記ゲート電極の側端部に
サイドウオールを形成し、前記ゲート電極および前記サ
イドウオールをマスクに電気的特性に影響を与えない原
子のイオンを前記ソース、ドレイン形成領域表面が非晶
質状態になるように打込み、更に前記ゲート電極および
前記サイドウオールをマスクに前記ソース、ドレイン形
成領域にイオン打込みによりＰ形高濃度層を形成し、こ
の後熱処理によりＰ膨拡散層からなるソース、ドレイン
領域を形成するものである６従ってゲート電極およびサ
イドウオールをマスクにソース、ドレイン形成領域にイ
オン打込みによりＰ形の高濃度層を形成する前に、その
ソース、ドレイン形成領域に電気的特性に影響を与えな
い原子のイオンを打込んで前記ソース、トレイン形成領
域表面を非晶質（アモルファス）状態になるようにする
ので、サイドウオール長をＮチャンネルＭＯＳトランジ
スタと同様にしても前記Ｐ膨拡散層（Ｐ’拡散層）をＮ
チャンネルＭＯＳトランジスタと同様に浅く形成するこ
とができ、これによりドレイン端に不純物濃度一定領域
をＮチャンネルＭＯＳトランジスタと同様に形成するこ
とができ工短いサイドウオールでオフセットゲート構造
のＰチャンネルＭｏＳトランジスタを形成することがで
きる。よって素子のコンダクタンスを低下させることな
くチャンネル横方向電界を緩和させることができ、ホッ
トキャリア耐圧など向上させ、信頼度の向上を図ること
ができるものである。
本発明の詳細な説明する前に本発明の詳細な説明する。
浅い２４層を形成する手段として、２０層形成用のボロ
ンを打込む前にシリコンのイオン打込みを行なって表面
非晶質（アモルファス）状態にしておく技術が知られて
いる（た゛とえば、ＩＥＥＥＥｌｅｃｔｒｏｎＤｅｖｉ
ｃｅｓＬｅｔｔｅｒｓ＋ ＶＯＬ、ＥＤＬ−４、＆３
、ＭＡＲＣ）Ｉ １９８３、Ｐ５９）、そこで本発明は
この技術をＰチャンネルＭＯＳトランジスタのオフセッ
ト構造の形成に応用し、ＮチャンネルＭＯＳトランジス
タと同様にドレイン端に不純物濃度一定値域を形成する
ために、２８層形成用のボロンイオンの打込み前にシリ
コンをイオン打込みし表面を非晶質（アモルファス）状
態にして２４層をＮチャンネルＭＯＳトランジスタと同
様に浅く形成するものである。
ンを打込む前にシリコンのイオン打込みを行なって表面
非晶質（アモルファス）状態にしておく技術が知られて
いる（た゛とえば、ＩＥＥＥＥｌｅｃｔｒｏｎＤｅｖｉ
ｃｅｓＬｅｔｔｅｒｓ＋ ＶＯＬ、ＥＤＬ−４、＆３
、ＭＡＲＣ）Ｉ １９８３、Ｐ５９）、そこで本発明は
この技術をＰチャンネルＭＯＳトランジスタのオフセッ
ト構造の形成に応用し、ＮチャンネルＭＯＳトランジス
タと同様にドレイン端に不純物濃度一定値域を形成する
ために、２８層形成用のボロンイオンの打込み前にシリ
コンをイオン打込みし表面を非晶質（アモルファス）状
態にして２４層をＮチャンネルＭＯＳトランジスタと同
様に浅く形成するものである。
次に本発明の実施例について第２図（、）〜（ｆ）を用
いて以下説明する。
いて以下説明する。
先ず、同図（ａ）に示すようにＮ形シリコ・ン基板１１
に素子分離用５ｉ（１２膜１２を形成し、更にゲート酸
化膜１３を形成する。そしてアクティブ領域のゲート酸
化１３膜上にゲート電極１４を形成し、このゲート電極
１４をマスクとしてソース。
に素子分離用５ｉ（１２膜１２を形成し、更にゲート酸
化膜１３を形成する。そしてアクティブ領域のゲート酸
化１３膜上にゲート電極１４を形成し、このゲート電極
１４をマスクとしてソース。
ドレイン形成領域↓；ボロンイオンを打込みエネルギー
３０ＫｅＶでドーズ量１０”ＣＩ＋−２程度打込み、低
濃度のＰ形イオン折込層１５を同図（ｂ）、に示す如く
形成する。この後、全面にＣＶＤ法により５ｉ０２膜１
６を形成する。
３０ＫｅＶでドーズ量１０”ＣＩ＋−２程度打込み、低
濃度のＰ形イオン折込層１５を同図（ｂ）、に示す如く
形成する。この後、全面にＣＶＤ法により５ｉ０２膜１
６を形成する。
次に同図′（Ｃ）に示すように反応性イオンエツチング
（ＲＩ Ｅ）法によりＣＶＤ ５ｉ０２膜１６をゲー
ト電極１４の側端部のみ残るようにエツチングし、サイ
ドウオール１７を形成する。このサイドウオール１７と
ゲート電極１４をマスクにソース、ドレイン形成領域に
シリコンイオンをドーズ量１０”ａｍ’″２程度打込み
、ソース、ドレイン形成領域表面を非晶質（アモルファ
ス）状態にする。これはボロンのチャネリング防止のた
めである。
（ＲＩ Ｅ）法によりＣＶＤ ５ｉ０２膜１６をゲー
ト電極１４の側端部のみ残るようにエツチングし、サイ
ドウオール１７を形成する。このサイドウオール１７と
ゲート電極１４をマスクにソース、ドレイン形成領域に
シリコンイオンをドーズ量１０”ａｍ’″２程度打込み
、ソース、ドレイン形成領域表面を非晶質（アモルファ
ス）状態にする。これはボロンのチャネリング防止のた
めである。
更に同図（ｄ）に示すようにサイドウオール１７とゲー
ト電極１４をマスクにボロンを打込みエネルギー３０Ｋ
ｅＶでドーズ量１０”ｃｍ−’程度イオン打込みし、高
濃度のＰ形イオン打込層を形成する。
ト電極１４をマスクにボロンを打込みエネルギー３０Ｋ
ｅＶでドーズ量１０”ｃｍ−’程度イオン打込みし、高
濃度のＰ形イオン打込層を形成する。
次に高温熱処理によりイオンの活性化を行ない、同図（
ｅ）に示すようにＰ一層（Ｐ−拡散層）１８、Ｐ”層（
ｐ ＋拡散層）１９を形成する。これによりＰ一層１８
と２４層１９からなるソース。
ｅ）に示すようにＰ一層（Ｐ−拡散層）１８、Ｐ”層（
ｐ ＋拡散層）１９を形成する。これによりＰ一層１８
と２４層１９からなるソース。
ドレイン領域２０，２１が夫々形成される。
以下、同図（ｆ）に示す如く通常の方法でＰＳＧ膜２２
．コンタクトホール２３．ＡＱ配線２４を形成する。更
に図示しないが、パッシベーション膜を施してオフセッ
トゲート構造のＰチャンネルＭＯＳトランジスタを完成
する。
．コンタクトホール２３．ＡＱ配線２４を形成する。更
に図示しないが、パッシベーション膜を施してオフセッ
トゲート構造のＰチャンネルＭＯＳトランジスタを完成
する。
以上から判るように、ゲート電極１４およびサイドウオ
ール１７をマスクとしてソース、ドレイン形成領域にボ
ロンイオンを打込んで高濃度のＰ形イオン打込層を形成
する前に、そのソース、ドレイン形成領域に電気的特性
に影響を与えない４価の原子であるシリコンを打込んで
ソース、ドレイン形成領域表面を非晶質（アモルファス
）状態になるようにするので、その後高濃度のＰ形イオ
ン打込層を形成すべくボロンイオンを打込んでも。
ール１７をマスクとしてソース、ドレイン形成領域にボ
ロンイオンを打込んで高濃度のＰ形イオン打込層を形成
する前に、そのソース、ドレイン形成領域に電気的特性
に影響を与えない４価の原子であるシリコンを打込んで
ソース、ドレイン形成領域表面を非晶質（アモルファス
）状態になるようにするので、その後高濃度のＰ形イオ
ン打込層を形成すべくボロンイオンを打込んでも。
ボロンイオンは非晶質（アモルファス）状態にもとづく
チャネリング防止効果により、その非晶質状態部分で阻
止される。よって２４層（Ｐ’″拡散層）１９をＮチャ
ンネルＭＯＳトランジスタと同様に浅く形成することが
でき、これによりドレイン端に不純物濃度一定値域（第
１図の不純物濃度一定値域Ｃに相当する。）をＮチャン
ネルＭＯＳトランジスタと同様の形成することができる
。従ってＮチャンネルＭＯＳトランジスタと同様の短い
サイドウオール１７でオフセットゲート構造のＰチャン
ネルＭＯＳトランジスタを形成することができる。
チャネリング防止効果により、その非晶質状態部分で阻
止される。よって２４層（Ｐ’″拡散層）１９をＮチャ
ンネルＭＯＳトランジスタと同様に浅く形成することが
でき、これによりドレイン端に不純物濃度一定値域（第
１図の不純物濃度一定値域Ｃに相当する。）をＮチャン
ネルＭＯＳトランジスタと同様の形成することができる
。従ってＮチャンネルＭＯＳトランジスタと同様の短い
サイドウオール１７でオフセットゲート構造のＰチャン
ネルＭＯＳトランジスタを形成することができる。
このようなオフセットゲート構造のＰチャンネルＭＯＳ
トランジスタを用いれば、素子のコンダクタンスを低下
させることなくチャンネル横方向電界を緩和させること
ができ、ホットキャリア耐圧などを向上させ、信頼度の
向上を図ることができる。更に０ＭＯ３においてＮチャ
ンネルおよびＰチャンネルの両ＭＯＳトランジスタとも
オフセットゲート構造とする場合に両ＭＯＳトランジス
タのサイドウオール長を等しくとることができるので製
造工程が簡単となり、コスト安にできる。
トランジスタを用いれば、素子のコンダクタンスを低下
させることなくチャンネル横方向電界を緩和させること
ができ、ホットキャリア耐圧などを向上させ、信頼度の
向上を図ることができる。更に０ＭＯ３においてＮチャ
ンネルおよびＰチャンネルの両ＭＯＳトランジスタとも
オフセットゲート構造とする場合に両ＭＯＳトランジス
タのサイドウオール長を等しくとることができるので製
造工程が簡単となり、コスト安にできる。
（１）ゲート電極およびサイドウオールをマスクにソー
ス、ドレイン形成領域にイオン打込みによりＰ形の高濃
度層を形成する前に、予めそのソース、ドレイン形成領
域に電気的特性に影響を与えない原子のイオンを打込ん
で、前記ソース、ドレイン形成領域表面を非晶質状態に
するので、ＮチャンネルＭＯＳトランジスタと同様の短
いサイドウオールでオフセットゲート構造のＮチャンネ
ルＭＯ８）−ランジスタを形成することができる。
ス、ドレイン形成領域にイオン打込みによりＰ形の高濃
度層を形成する前に、予めそのソース、ドレイン形成領
域に電気的特性に影響を与えない原子のイオンを打込ん
で、前記ソース、ドレイン形成領域表面を非晶質状態に
するので、ＮチャンネルＭＯＳトランジスタと同様の短
いサイドウオールでオフセットゲート構造のＮチャンネ
ルＭＯ８）−ランジスタを形成することができる。
（２）このＰチャンネルＭＯＳトランジスタを用いれば
、素子のコンダクタンスを低下させることなく、チャン
ネル横方向電界を緩和させることができ、ホットキャリ
ア耐圧など向上させ、信頼度の向上を図ることができる
。
、素子のコンダクタンスを低下させることなく、チャン
ネル横方向電界を緩和させることができ、ホットキャリ
ア耐圧など向上させ、信頼度の向上を図ることができる
。
（３）０ＭＯ８においてＮチャンネルおよびＰチャンネ
ルの両ＭＯＳトランジスタトもオフセットゲート構造さ
する場合に、両ＭＯＳトランジスタのサイドウオール長
を等しくとることができるので、製造工程が簡単となり
、コスト安にできる。
ルの両ＭＯＳトランジスタトもオフセットゲート構造さ
する場合に、両ＭＯＳトランジスタのサイドウオール長
を等しくとることができるので、製造工程が簡単となり
、コスト安にできる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、上記実施例
では、ソース、ドレイン形成領域表面を非晶質状態にす
るのにシリコ＼ンを用いているけれども、本発明はこれ
に限定されることなく、たとえばシリコン以外の原子価
が４価の原子のイオンでもよく、要は電気的特性に影響
を与えない原子のイオンであればよい。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、上記実施例
では、ソース、ドレイン形成領域表面を非晶質状態にす
るのにシリコ＼ンを用いているけれども、本発明はこれ
に限定されることなく、たとえばシリコン以外の原子価
が４価の原子のイオンでもよく、要は電気的特性に影響
を与えない原子のイオンであればよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＰチャンネルＭｏＳ
トランジスタに適用した場合について説明したが、それ
に限定されるものではなく。
をその背景となった利用分野であるＰチャンネルＭｏＳ
トランジスタに適用した場合について説明したが、それ
に限定されるものではなく。
たとえば０Ｍ０５回路（たとえば、ダイナミックＲＡＭ
、スタティックＲＡＭ、ゲートアレーなどのＣＭＯ８Ｌ
ＳＩ）などに適用できる。
、スタティックＲＡＭ、ゲートアレーなどのＣＭＯ８Ｌ
ＳＩ）などに適用できる。
第１図はＭｏＳトランジスタのドレイン端の不純物濃度
分布を説明するための要部説明図、第２図（ａ）〜（ｆ
）は、本発明による半導体装置の製造方法の一実施例を
示す工程断面図である。 工】・・・Ｎ形シリコン基板、１３・・・ゲート酸化膜
、１４・・・ゲート電極、１５・・・低濃度のＰ形イオ
ン打込層、１７・・・サイドウオール、１８・・・Ｐ一
層（Ｐ−拡散層）、１９・・・Ｐ＋層（Ｐ＋拡散層）、
２０・・・ソース領域、２１・・・ドレイン領域。 第 １ 図 第 ２ 図 （υ） 第 ２ 図
分布を説明するための要部説明図、第２図（ａ）〜（ｆ
）は、本発明による半導体装置の製造方法の一実施例を
示す工程断面図である。 工】・・・Ｎ形シリコン基板、１３・・・ゲート酸化膜
、１４・・・ゲート電極、１５・・・低濃度のＰ形イオ
ン打込層、１７・・・サイドウオール、１８・・・Ｐ一
層（Ｐ−拡散層）、１９・・・Ｐ＋層（Ｐ＋拡散層）、
２０・・・ソース領域、２１・・・ドレイン領域。 第 １ 図 第 ２ 図 （υ） 第 ２ 図
Claims (1)
- 【特許請求の範囲】 １、オフセットゲート構造のＰチャンネルＭＯＳトラン
ジスタを製造する半導体装置の製造方法において、半導
体基板に形成したゲート電極をマスクにソース、ドレイ
ン形成領域にイオン打込みによりＰ形の低濃度層を形成
する工程と、前記ゲート電極の側端部にサイドウォール
を形成する工程と、前記ゲート電極および前記サイドウ
ォールをマスクに電気的特性に影響を与えない原子のイ
オンを前記ソース、ドレイン形成領域表面が非晶質状態
になるように打込む工程と、更に前記ゲート電極および
前記サイドウォールをマスクに前記ソース、ドレイン形
成領域にイオン打込みによりＰ形の高濃度層を形成する
工程と、この後熱処理によりＰ形拡散層からなるソース
、ドレイン領域を形成する工程とを備え、これによりオ
フセットゲート構造のＰチャンネルＭＯＳトランジスタ
を製造するようにしたことを特徴とする半導体装置の製
造方法。 ２、前記電気的特性に影響を与えない原子としてシリコ
ンを用いてなる特許請求の範囲第１項記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13719384A JPS6118176A (ja) | 1984-07-04 | 1984-07-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13719384A JPS6118176A (ja) | 1984-07-04 | 1984-07-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6118176A true JPS6118176A (ja) | 1986-01-27 |
Family
ID=15192968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13719384A Pending JPS6118176A (ja) | 1984-07-04 | 1984-07-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6118176A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0521U (ja) * | 1991-06-24 | 1993-01-08 | 株式会社ニツカリ | 刈払機用クラツチハウジング |
| JP2007189166A (ja) * | 2006-01-16 | 2007-07-26 | Fujitsu Ltd | 半導体装置およびその製造方法 |
-
1984
- 1984-07-04 JP JP13719384A patent/JPS6118176A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0521U (ja) * | 1991-06-24 | 1993-01-08 | 株式会社ニツカリ | 刈払機用クラツチハウジング |
| JP2007189166A (ja) * | 2006-01-16 | 2007-07-26 | Fujitsu Ltd | 半導体装置およびその製造方法 |
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