JP2897215B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2897215B2 JP2897215B2 JP63176772A JP17677288A JP2897215B2 JP 2897215 B2 JP2897215 B2 JP 2897215B2 JP 63176772 A JP63176772 A JP 63176772A JP 17677288 A JP17677288 A JP 17677288A JP 2897215 B2 JP2897215 B2 JP 2897215B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に関し、特に、半導
体基体上にMIS型トランジスタが形成されている半導体
装置の製造方法に関する。
体基体上にMIS型トランジスタが形成されている半導体
装置の製造方法に関する。
本発明は、半導体基体上にMIS型トランジスタが形成
されている半導体装置の製造方法において、上記半導体
基体の表面に3000Å以下の厚さのフィールド絶縁膜を選
択的に形成する工程と、上記フィールド絶縁膜を形成し
た上記半導体基体に不純物を上記フィールド絶縁膜の直
下に達するエネルギーでイオン注入することにより、上
記フィールド絶縁膜の直下に上記フィールド絶縁膜の直
下に上記不純物の分布のピークを有するチャネルストッ
プ領域を形成すると同時に、上記MIS型トランジスタの
チャネル領域の下方に上記MIS型トランジスタのソース
領域及びドレイン領域間のパンチスルーを防止するため
の高不純物濃度領域を形成する工程と、上記フィールド
絶縁膜を形成した上記半導体基体に上記MIS型トランジ
スタのウエル領域を形成する工程と、上記チャネルスト
ップ領域、上記高不純物濃度領域及び上記ウエル領域を
形成した上記半導体基体上にゲート電極を形成する工程
とを具備する。これによって、素子分離の実効変換差の
縮小及び狭チャネル効果の抑圧を図ることができるとと
もに、フィールド絶縁膜をゲート絶縁膜とする寄生トラ
ンジスタのしきい値電圧を高くすることができる。ま
た、製造工程の簡略化を図ることができる。
されている半導体装置の製造方法において、上記半導体
基体の表面に3000Å以下の厚さのフィールド絶縁膜を選
択的に形成する工程と、上記フィールド絶縁膜を形成し
た上記半導体基体に不純物を上記フィールド絶縁膜の直
下に達するエネルギーでイオン注入することにより、上
記フィールド絶縁膜の直下に上記フィールド絶縁膜の直
下に上記不純物の分布のピークを有するチャネルストッ
プ領域を形成すると同時に、上記MIS型トランジスタの
チャネル領域の下方に上記MIS型トランジスタのソース
領域及びドレイン領域間のパンチスルーを防止するため
の高不純物濃度領域を形成する工程と、上記フィールド
絶縁膜を形成した上記半導体基体に上記MIS型トランジ
スタのウエル領域を形成する工程と、上記チャネルスト
ップ領域、上記高不純物濃度領域及び上記ウエル領域を
形成した上記半導体基体上にゲート電極を形成する工程
とを具備する。これによって、素子分離の実効変換差の
縮小及び狭チャネル効果の抑圧を図ることができるとと
もに、フィールド絶縁膜をゲート絶縁膜とする寄生トラ
ンジスタのしきい値電圧を高くすることができる。ま
た、製造工程の簡略化を図ることができる。
近年、MOSLSIにおいては、高集積化に伴い、形状変換
差の小さい素子分離法やサブミクロンのトランジスタ幅
（チャネル幅）を持つMOSトランジスタが求められてい
る。
差の小さい素子分離法やサブミクロンのトランジスタ幅
（チャネル幅）を持つMOSトランジスタが求められてい
る。
このうち、素子分離の形状変換差の縮小に関しては、
フィールド絶縁膜を形成するための選択酸化時のマスク
として用いられるSi3N4膜の下地のバッファ像として、
薄いSiO2膜の上に多結晶シリコン（Si）膜を重ねたもの
を用いることによりかなりの効果が得られる。この場合
における素子分離のプロセスを具体的に述べると次の通
りである。すなわち、まずSi基板の表面に薄いSiO2膜を
形成した後、このSiO2膜の上に多結晶Si膜を形成し、さ
らにこの多結晶Si膜の上にSi3 N4膜を形成する。次に、
このSi3 N4膜をエッチングによりパターンニングして所
定形状とする。次に、このSi3 N4膜をマスクとしてチャ
ネルストップ領域形成用の不純物、例えばホウ素（Ｂ）
をSi基板中にイオン注入する。通常は、このイオン注入
の後にパンチスルー防止用の不純物のイオン注入が行わ
れる。この後、上述のSi3 N4膜を酸化マスクとして用い
て熱酸化を行うことによりフィールド絶縁膜を形成す
る。
フィールド絶縁膜を形成するための選択酸化時のマスク
として用いられるSi3N4膜の下地のバッファ像として、
薄いSiO2膜の上に多結晶シリコン（Si）膜を重ねたもの
を用いることによりかなりの効果が得られる。この場合
における素子分離のプロセスを具体的に述べると次の通
りである。すなわち、まずSi基板の表面に薄いSiO2膜を
形成した後、このSiO2膜の上に多結晶Si膜を形成し、さ
らにこの多結晶Si膜の上にSi3 N4膜を形成する。次に、
このSi3 N4膜をエッチングによりパターンニングして所
定形状とする。次に、このSi3 N4膜をマスクとしてチャ
ネルストップ領域形成用の不純物、例えばホウ素（Ｂ）
をSi基板中にイオン注入する。通常は、このイオン注入
の後にパンチスルー防止用の不純物のイオン注入が行わ
れる。この後、上述のSi3 N4膜を酸化マスクとして用い
て熱酸化を行うことによりフィールド絶縁膜を形成す
る。
パターンニングされたSi3 N4膜をマスクとして不純物
をイオン注入することによりチャネルストップ領域を形
成する上述の従来の方法は、次のような問題を有する。
をイオン注入することによりチャネルストップ領域を形
成する上述の従来の方法は、次のような問題を有する。
第３図に示すように、上述の選択酸化時にはSi基板11
の表面にフィールド絶縁膜12が形成されると同時に、あ
らかじめイオン注入された不純物の拡散によりチャネル
ストップ領域13が形成される。なお、符号14はSiO2膜を
示す。ところが、上述の不純物はチャネル領域中にも入
り込んでしまうため、チャネルストップ領域13もまたチ
ャネル領域中に入り込む。この結果、たとえSi3 N4膜の
バッファ層としてSiO2膜及び多結晶Si膜を用いたとして
も、電気的特性から見た実効変換差は十分に縮小されな
い。さらに、チャネル領域中に不純物が入り込むことに
よりこの部分における基板の不純物濃度が高くなるた
め、これが原因でMOSトランジスタのしきい値電圧Vthが
高くなる現象、すなわち狭チャネル効果が生じやすかっ
た。
の表面にフィールド絶縁膜12が形成されると同時に、あ
らかじめイオン注入された不純物の拡散によりチャネル
ストップ領域13が形成される。なお、符号14はSiO2膜を
示す。ところが、上述の不純物はチャネル領域中にも入
り込んでしまうため、チャネルストップ領域13もまたチ
ャネル領域中に入り込む。この結果、たとえSi3 N4膜の
バッファ層としてSiO2膜及び多結晶Si膜を用いたとして
も、電気的特性から見た実効変換差は十分に縮小されな
い。さらに、チャネル領域中に不純物が入り込むことに
よりこの部分における基板の不純物濃度が高くなるた
め、これが原因でMOSトランジスタのしきい値電圧Vthが
高くなる現象、すなわち狭チャネル効果が生じやすかっ
た。
従って本発明の目的は、素子分離の実効変換差の縮小
を図ることができる半導体装置の製造方法を提供するこ
とにある。
を図ることができる半導体装置の製造方法を提供するこ
とにある。
本発明の他の目的は、狭チャネル効果の抑圧を図るこ
とができる半導体装置の製造方法を提供することにあ
る。
とができる半導体装置の製造方法を提供することにあ
る。
本発明の他の目的は、フィールド絶縁膜をゲート絶縁
膜とする寄生トランジスタのしきい値電圧を高くするこ
とができる半導体装置の製造方法を提供することにあ
る。
膜とする寄生トランジスタのしきい値電圧を高くするこ
とができる半導体装置の製造方法を提供することにあ
る。
本発明の他の目的は、チャネルストップ領域及び空乏
層の広がりを抑えるための高不純物濃度領域を形成する
場合において、製造工程の簡略化を図ることができる半
導体装置の製造方法を提供することにある。
層の広がりを抑えるための高不純物濃度領域を形成する
場合において、製造工程の簡略化を図ることができる半
導体装置の製造方法を提供することにある。
上記課題を解決するため、本発明は、半導体基体
（１）上にMIS型トランジスタが形成されている半導体
装置の製造方法において、半導体基体（１）の表面に30
00Å以下の厚さのフィールド絶縁膜（５）を選択的に形
成する工程と、フィールド絶縁膜（５）を形成した半導
体基体（１）に不純物をフィールド絶縁膜（５）の直下
に達するエネルギーでイオン注入することにより、フィ
ールド絶縁膜（５）の直下にフィールド絶縁膜（５）の
直下に不純物の分布のピークを有するチャネルストップ
領域（７）を形成すると同時に、MIS型トランジスタの
チャネル領域（1a）の下方にMIS型トランジスタのソー
ス領域及びドレイン領域間のパンチスルーを防止するた
めの高不純物濃度領域（８）を形成する工程と、フィー
ルド絶縁膜（５）を形成した半導体基体（１）にMIS型
トランジスタのウエル領域を形成する工程と、チャネル
ストップ領域（７）、高不純物濃度領域（８）及びウエ
ル領域を形成した半導体基体（１）上にゲート電極を形
成する工程とを具備する。
（１）上にMIS型トランジスタが形成されている半導体
装置の製造方法において、半導体基体（１）の表面に30
00Å以下の厚さのフィールド絶縁膜（５）を選択的に形
成する工程と、フィールド絶縁膜（５）を形成した半導
体基体（１）に不純物をフィールド絶縁膜（５）の直下
に達するエネルギーでイオン注入することにより、フィ
ールド絶縁膜（５）の直下にフィールド絶縁膜（５）の
直下に不純物の分布のピークを有するチャネルストップ
領域（７）を形成すると同時に、MIS型トランジスタの
チャネル領域（1a）の下方にMIS型トランジスタのソー
ス領域及びドレイン領域間のパンチスルーを防止するた
めの高不純物濃度領域（８）を形成する工程と、フィー
ルド絶縁膜（５）を形成した半導体基体（１）にMIS型
トランジスタのウエル領域を形成する工程と、チャネル
ストップ領域（７）、高不純物濃度領域（８）及びウエ
ル領域を形成した半導体基体（１）上にゲート電極を形
成する工程とを具備する。
上記した手段によれば、チャネルストップ領域（７）
形成用の不純物はフィールド絶縁膜（５）を形成した後
にイオン注入されるので、従来のようにこの不純物がチ
ャネル領域中に入れ込むことがなくなる。従って、素子
分離の実効変換差の縮小を図ることができるとともに、
狭チャネル効果の抑圧を図ることができる。また、フィ
ールド絶縁膜（５）の直下にチャネルストップ領域
（７）が形成されるため、このフィールド絶縁膜（５）
の下方の半導体基体（１）の表面に反転層が形成されに
くくなり、従ってこのフィールド絶縁膜（５）をゲート
絶縁膜とする寄生トランジスタのしきい値電圧を高くす
るこができる。さらに、チャネルストップ領域（７）及
び高不純物濃度領域（８）は１回のイオン注入により同
時に形成されるので、この分だけイオン注入の回数が少
なくり、従って製造工程の簡略化を図ることができる。
形成用の不純物はフィールド絶縁膜（５）を形成した後
にイオン注入されるので、従来のようにこの不純物がチ
ャネル領域中に入れ込むことがなくなる。従って、素子
分離の実効変換差の縮小を図ることができるとともに、
狭チャネル効果の抑圧を図ることができる。また、フィ
ールド絶縁膜（５）の直下にチャネルストップ領域
（７）が形成されるため、このフィールド絶縁膜（５）
の下方の半導体基体（１）の表面に反転層が形成されに
くくなり、従ってこのフィールド絶縁膜（５）をゲート
絶縁膜とする寄生トランジスタのしきい値電圧を高くす
るこができる。さらに、チャネルストップ領域（７）及
び高不純物濃度領域（８）は１回のイオン注入により同
時に形成されるので、この分だけイオン注入の回数が少
なくり、従って製造工程の簡略化を図ることができる。
以下、本発明の一実施例について図面を参照しながら
説明する。
説明する。
第１図Ａ〜第１図Ｃは本発明の一実施例によるMOSLSI
の製造方法を示す。
の製造方法を示す。
本実施例においては、第１図Ａに示すように、まず例
えばp--型Si基板のような半導体基板１の表面に例えば
熱酸化により例えば膜厚50Å程度のSiO2膜（パッドSiO2
膜）２を形成した後、このSiO2膜２の上に例えばCVDに
より例えば膜厚500Å程度の多結晶Si膜３及び例えば膜
厚1000Å程度のSi3 N4膜４を形成する。この後、このSi
3 N4膜４をエッチングによりパターンニングして所定形
状とする。
えばp--型Si基板のような半導体基板１の表面に例えば
熱酸化により例えば膜厚50Å程度のSiO2膜（パッドSiO2
膜）２を形成した後、このSiO2膜２の上に例えばCVDに
より例えば膜厚500Å程度の多結晶Si膜３及び例えば膜
厚1000Å程度のSi3 N4膜４を形成する。この後、このSi
3 N4膜４をエッチングによりパターンニングして所定形
状とする。
次に、この所定形状のSi3 N4膜４を酸化マスクとして
用いて熱酸化を行う。これによって、第１図Ｂに示すよ
うに、例えば膜厚が3000Å程度のSiO2膜のようなフィー
ルド絶縁膜５が半導体基板１の表面に選択的に形成さ
れ、素子分離が行われる。この場合、Si3 N4膜４の下地
のバッファ層がSiO2膜２及び多結晶Si膜３により構成さ
れていること及びこのフィールド絶縁膜５の膜厚が上述
のように3000Å程度と薄いことにより、このフィールド
絶縁膜５の先端部に形成されるバーズビークの長さは小
さくなる。この後、SiO3 N4膜４、多結晶Si膜３及びSiO
2膜２をエッチング除去する。
用いて熱酸化を行う。これによって、第１図Ｂに示すよ
うに、例えば膜厚が3000Å程度のSiO2膜のようなフィー
ルド絶縁膜５が半導体基板１の表面に選択的に形成さ
れ、素子分離が行われる。この場合、Si3 N4膜４の下地
のバッファ層がSiO2膜２及び多結晶Si膜３により構成さ
れていること及びこのフィールド絶縁膜５の膜厚が上述
のように3000Å程度と薄いことにより、このフィールド
絶縁膜５の先端部に形成されるバーズビークの長さは小
さくなる。この後、SiO3 N4膜４、多結晶Si膜３及びSiO
2膜２をエッチング除去する。
次に第１図Ｃに示すように、フィールド絶縁膜５で囲
まれた活性領域の表面に例えば熱酸化により例えば膜厚
110Å程度のSiO2膜のようなゲート絶縁膜６を形成す
る。この時点におけるフィールド絶縁膜５の膜厚は例え
ば2000〜3000Å程度である。次に、ｐ型不純物、例えば
Ｂを（３〜５）×1012cm-2のドーズ量で全面にイオン注
入する（第１図Ｃにおいて、このＢがイオン注入された
領域の境界を破線で示す）。このイオン注入のエネルギ
ーは、フィールド絶縁膜５を通して注入されるＢの分布
のピークがフィールド絶縁膜５の直下に位置するように
選ばれ、具体的には例えば80〜120keVである。このＢの
イオン注入によって、フィールド絶縁膜５の直下に例え
ばｐ型のチャネルストップ領域７が形成されると同時
に、そのフィールド絶縁膜５で囲まれた活性領域におけ
るチャネル領域1aの下方に例えばｐ型の高不純物濃度領
域８が形成される。この後、例えば通常の熱処理炉によ
る例えば900〜1000℃以下の低温での例えば２時間以内
の熱処理や、赤外線（IR）アニール等による例えば30秒
以下の超短時間アニールを行うことによって、不純物の
再分布を生じることなく注入不純物の電気的活性化を行
う。
まれた活性領域の表面に例えば熱酸化により例えば膜厚
110Å程度のSiO2膜のようなゲート絶縁膜６を形成す
る。この時点におけるフィールド絶縁膜５の膜厚は例え
ば2000〜3000Å程度である。次に、ｐ型不純物、例えば
Ｂを（３〜５）×1012cm-2のドーズ量で全面にイオン注
入する（第１図Ｃにおいて、このＢがイオン注入された
領域の境界を破線で示す）。このイオン注入のエネルギ
ーは、フィールド絶縁膜５を通して注入されるＢの分布
のピークがフィールド絶縁膜５の直下に位置するように
選ばれ、具体的には例えば80〜120keVである。このＢの
イオン注入によって、フィールド絶縁膜５の直下に例え
ばｐ型のチャネルストップ領域７が形成されると同時
に、そのフィールド絶縁膜５で囲まれた活性領域におけ
るチャネル領域1aの下方に例えばｐ型の高不純物濃度領
域８が形成される。この後、例えば通常の熱処理炉によ
る例えば900〜1000℃以下の低温での例えば２時間以内
の熱処理や、赤外線（IR）アニール等による例えば30秒
以下の超短時間アニールを行うことによって、不純物の
再分布を生じることなく注入不純物の電気的活性化を行
う。
上述の高不純物濃度領域８中のＢの分布のピークは、
破線で示された境界のすぐ上に位置しており、従ってチ
ャネル領域1aの表面及び後の工程で上記活性領域中に形
成されるソース領域及びドレイン領域（図示せず）の接
合から十分に離れている。このため、このＢの濃度プロ
ファイルが急崚に保たれている限り、この接合部におけ
る半導体基板１の不純物濃度及びチャネル領域1aの不純
物濃度は低いままであるので、基板バイアス効果による
MOSトランジスタのしきい値電圧Vthのシフトや接合容量
の増大はほとんど生じない。
破線で示された境界のすぐ上に位置しており、従ってチ
ャネル領域1aの表面及び後の工程で上記活性領域中に形
成されるソース領域及びドレイン領域（図示せず）の接
合から十分に離れている。このため、このＢの濃度プロ
ファイルが急崚に保たれている限り、この接合部におけ
る半導体基板１の不純物濃度及びチャネル領域1aの不純
物濃度は低いままであるので、基板バイアス効果による
MOSトランジスタのしきい値電圧Vthのシフトや接合容量
の増大はほとんど生じない。
この後、半導体基板１中にｐウエルを形成する場合に
は例えばＢをイオン注入した後、通常のMOSLSIの製造方
法に従って工程を進めて、目的とするMOSLSIを完成させ
る。
は例えばＢをイオン注入した後、通常のMOSLSIの製造方
法に従って工程を進めて、目的とするMOSLSIを完成させ
る。
本実施例によれば、次のような種々の利点がある。す
なわち、チャネルストップ領域７形成用の不純物は、フ
ィールド絶縁膜５の形成後にこのフィールド絶縁膜５を
通してイオン注入されているので、従来のようにこの不
純物がチャネル領域1a中に入り込むことがなくなる。従
って、素子分離の実効変換差の縮小を図ることができる
とともに、狭チャネル効果が抑圧されるためにトランジ
スタ幅が縮小されてもしきい値電圧Vthが高くなるのを
防止することができる。また、チャネルストップ領域７
中の不純物濃度のピークはフィールド絶縁膜５の直下に
位置しているので、このフィールド絶縁膜５の下方の半
導体基板１の表面に反転層を形成されにくい。このた
め、フィールド絶縁膜５の膜厚が2000〜3000Åと薄いに
もかかわらず、このフィールド絶縁膜５をゲート絶縁膜
とする寄生トランジスタのしきい値電圧を実用上十分に
高い値にすることができる。さらに、チャネル領域1aの
下方に形成された高不純物濃度領域８により、このチャ
ネル領域1aから下方への空乏層の広がりを抑えることが
でき、これによってMOSトランジスタのパンチスルーが
発生するのを防止することができる。しかも、この高不
純物濃度領域８は、１回のイオン注入によりチャネルス
トップ領域７と同時に形成されるため、これらを別々の
イオン注入で形成する場合に比べてイオン注入の回数を
１回少なくすることができ、従ってこの分だけ製造工程
の簡略化を図ることができる。
なわち、チャネルストップ領域７形成用の不純物は、フ
ィールド絶縁膜５の形成後にこのフィールド絶縁膜５を
通してイオン注入されているので、従来のようにこの不
純物がチャネル領域1a中に入り込むことがなくなる。従
って、素子分離の実効変換差の縮小を図ることができる
とともに、狭チャネル効果が抑圧されるためにトランジ
スタ幅が縮小されてもしきい値電圧Vthが高くなるのを
防止することができる。また、チャネルストップ領域７
中の不純物濃度のピークはフィールド絶縁膜５の直下に
位置しているので、このフィールド絶縁膜５の下方の半
導体基板１の表面に反転層を形成されにくい。このた
め、フィールド絶縁膜５の膜厚が2000〜3000Åと薄いに
もかかわらず、このフィールド絶縁膜５をゲート絶縁膜
とする寄生トランジスタのしきい値電圧を実用上十分に
高い値にすることができる。さらに、チャネル領域1aの
下方に形成された高不純物濃度領域８により、このチャ
ネル領域1aから下方への空乏層の広がりを抑えることが
でき、これによってMOSトランジスタのパンチスルーが
発生するのを防止することができる。しかも、この高不
純物濃度領域８は、１回のイオン注入によりチャネルス
トップ領域７と同時に形成されるため、これらを別々の
イオン注入で形成する場合に比べてイオン注入の回数を
１回少なくすることができ、従ってこの分だけ製造工程
の簡略化を図ることができる。
第２図は、本実施例による方法により製造されたMOSL
SIにおけるMOSトランジスタのしきい値電圧Vthのトラン
ジスタ幅Ｗに対する依存性を示す。この第２図において
は、比較のために、チャネルストップ領域７と高不純物
濃度領域８とをフィールド絶縁膜５の形成前に別々のイ
オン注入により形成した場合のデータも示してある。な
お、フィールド絶縁膜の膜厚は2500Åに統一してある。
また、このMOSトランジスタのチャネル長Ｌは、短チャ
ネル効果による影響がない2.0μｍに選んである。
SIにおけるMOSトランジスタのしきい値電圧Vthのトラン
ジスタ幅Ｗに対する依存性を示す。この第２図において
は、比較のために、チャネルストップ領域７と高不純物
濃度領域８とをフィールド絶縁膜５の形成前に別々のイ
オン注入により形成した場合のデータも示してある。な
お、フィールド絶縁膜の膜厚は2500Åに統一してある。
また、このMOSトランジスタのチャネル長Ｌは、短チャ
ネル効果による影響がない2.0μｍに選んである。
第２図に示すように、基板バイアスVBS＝−2Vである
ときには、比較例ではトランジスタ幅Ｗが約1.5μｍ以
下になると狭チャネル効果と基板バイアス効果との相乗
効果によりしきい値電圧Vthが急激に増大し始めるのに
対し、実施例ではトランジスタ幅Ｗが約0.5μｍ程度と
なってもしきい値電圧Vthはほとんど変化しない。これ
は、既に述べたように、チャネルストップ領域７形成用
の不純物がチャネル領域1a中に入り込まないために狭チ
ャネル効果を抑圧されていること及び基板バイアス効果
も抑圧されていることによる。基板バイアスVBS＝0Vで
あるときには、基板バイアス効果がないことを除いて上
述と同様な傾向を示す。
ときには、比較例ではトランジスタ幅Ｗが約1.5μｍ以
下になると狭チャネル効果と基板バイアス効果との相乗
効果によりしきい値電圧Vthが急激に増大し始めるのに
対し、実施例ではトランジスタ幅Ｗが約0.5μｍ程度と
なってもしきい値電圧Vthはほとんど変化しない。これ
は、既に述べたように、チャネルストップ領域７形成用
の不純物がチャネル領域1a中に入り込まないために狭チ
ャネル効果を抑圧されていること及び基板バイアス効果
も抑圧されていることによる。基板バイアスVBS＝0Vで
あるときには、基板バイアス効果がないことを除いて上
述と同様な傾向を示す。
本実施例によるMOSLSIの製造方法は、例えばスタティ
ックRAM（Random Access Memory）やダイナミックRAMの
製造への適用が可能である。
ックRAM（Random Access Memory）やダイナミックRAMの
製造への適用が可能である。
以上、本発明の実施例につき具体的に説明したが、本
発明は、上述の実施例に限定されるものではなく、本発
明の技術的思想に基づく各種の変形が可能である。
発明は、上述の実施例に限定されるものではなく、本発
明の技術的思想に基づく各種の変形が可能である。
例えば、上述の実施例においては、本発明をMOSLSIの
製造に適用した場合について説明したが、本発明は、例
えばバイポーラ−CMOSLSIの製造に適用することも可能
である。
製造に適用した場合について説明したが、本発明は、例
えばバイポーラ−CMOSLSIの製造に適用することも可能
である。
以上述べたように、本発明によれば、不純物をイオン
注入することにより、フィールド絶縁膜の直下にチャネ
ルストップ領域を形成すると同時に、MIS型トランジス
タのチャネル領域の下方に空乏層の広がりを抑えるため
の高不純物濃度領域を形成しているので、素子分離の実
効変換差の縮小及び狭チャネル効果の抑圧を図ることが
できるとともに、フィールド絶縁膜をゲート絶縁膜とす
る寄生トランジスタのしきい値電圧を高くすることがで
きる。さらに、製造工程の簡略化を図ることができる。
注入することにより、フィールド絶縁膜の直下にチャネ
ルストップ領域を形成すると同時に、MIS型トランジス
タのチャネル領域の下方に空乏層の広がりを抑えるため
の高不純物濃度領域を形成しているので、素子分離の実
効変換差の縮小及び狭チャネル効果の抑圧を図ることが
できるとともに、フィールド絶縁膜をゲート絶縁膜とす
る寄生トランジスタのしきい値電圧を高くすることがで
きる。さらに、製造工程の簡略化を図ることができる。
第１図Ａ〜第１図Ｃは本発明の一実施例によるMOSLSIの
製造方法を工程順に説明するための断面図、第２図はMO
Sトランジスタのしきい値電圧のトランジスタ幅依存性
を示すグラフ、第３図は従来技術を説明するための断面
図である。 図面における主要な符号の説明 1:半導体基板、2:SiO2膜、3:多結晶Si膜、4:Si3 N4膜、
5:フィールド絶縁膜、7:チャネルストップ領域、8:高不
純物濃度領域。
製造方法を工程順に説明するための断面図、第２図はMO
Sトランジスタのしきい値電圧のトランジスタ幅依存性
を示すグラフ、第３図は従来技術を説明するための断面
図である。 図面における主要な符号の説明 1:半導体基板、2:SiO2膜、3:多結晶Si膜、4:Si3 N4膜、
5:フィールド絶縁膜、7:チャネルストップ領域、8:高不
純物濃度領域。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/336 H01L 27/092
Claims (5)
- 【請求項１】半導体基体上にMIS型トランジスタが形成
されている半導体装置の製造方法において、 上記半導体基体の表面に3000Å以下の厚さのフィールド
絶縁膜を選択的に形成する工程と、 上記フィールド絶縁膜を形成した上記半導体基体に不純
物を上記フィールド絶縁膜の直下に達するエネルギーで
イオン注入することにより、上記フィールド絶縁膜の直
下に上記フィールド絶縁膜の直下に上記不純物の分布の
ピークを有するチャネルストップ領域を形成すると同時
に、上記MIS型トランジスタのチャネル領域の下方に上
記MIS型トランジスタのソース領域及びドレイン領域間
のパンチスルーを防止するための高不純物濃度領域を形
成する工程と、 上記フィールド絶縁膜を形成した上記半導体基体に上記
MIS型トランジスタのウエル領域を形成する工程と、 上記チャネルストップ領域、上記高不純物濃度領域及び
上記ウエル領域を形成した上記半導体基体上にゲート電
極を形成する工程とを具備することを特徴とする半導体
装置の製造方法。 - 【請求項２】上記フィールド絶縁膜の厚さは2000Å以上
であることを特徴とする請求項１記載の半導体装置の製
造方法。 - 【請求項３】上記不純物はｐ型不純物であることを特徴
とする請求項１記載の半導体装置の製造方法。 - 【請求項４】上記イオン注入のエネルギーは80keV以上1
20keV以下であることを特徴とする請求項１記載の半導
体装置の製造方法。 - 【請求項５】上記不純物のドーズ量は（３〜５）×1012
cm-2であることを特徴とする請求項１記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63176772A JP2897215B2 (ja) | 1988-07-15 | 1988-07-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63176772A JP2897215B2 (ja) | 1988-07-15 | 1988-07-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0227760A JPH0227760A (ja) | 1990-01-30 |
| JP2897215B2 true JP2897215B2 (ja) | 1999-05-31 |
Family
ID=16019560
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63176772A Expired - Lifetime JP2897215B2 (ja) | 1988-07-15 | 1988-07-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2897215B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08125180A (ja) * | 1994-10-25 | 1996-05-17 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2943759B2 (ja) | 1997-04-16 | 1999-08-30 | 日本電気株式会社 | （メタ）アクリレート、重合体、フォトレジスト組成物およびそれを用いたパターン形成方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5687340A (en) * | 1979-12-19 | 1981-07-15 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
| JPS6110268A (ja) * | 1984-06-26 | 1986-01-17 | Nec Corp | 相補型ｍｏｓ半導体装置の製造方法 |
| NL8501992A (nl) * | 1985-07-11 | 1987-02-02 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting. |
| JPS62149163A (ja) * | 1985-08-30 | 1987-07-03 | Nec Corp | 相補型ｍｏｓ集積回路の製造方法 |
| JPS62219554A (ja) * | 1986-03-20 | 1987-09-26 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPS63192268A (ja) * | 1987-02-05 | 1988-08-09 | Fujitsu Ltd | Ｃ−ｍｏｓ半導体集積回路の製造方法 |
-
1988
- 1988-07-15 JP JP63176772A patent/JP2897215B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0227760A (ja) | 1990-01-30 |
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