JPH0457097B2 - - Google Patents
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- JPH0457097B2 JPH0457097B2 JP60282637A JP28263785A JPH0457097B2 JP H0457097 B2 JPH0457097 B2 JP H0457097B2 JP 60282637 A JP60282637 A JP 60282637A JP 28263785 A JP28263785 A JP 28263785A JP H0457097 B2 JPH0457097 B2 JP H0457097B2
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、絶縁ゲート型の電界効果トランジス
タ（以下、FETという）の構造およびその製造
方法に関する。
タ（以下、FETという）の構造およびその製造
方法に関する。
絶縁ゲート型FETの代表例であるMOS FET
の構造及びその製造方法を第３図及び第４図によ
り説明する。第３図ａ〜ｆはLDD（lightly doped
drain）MOS FETの、第４図ａ〜ｅはGDD
（graded doped drain）MOS FETの各製造工程
を示す。
の構造及びその製造方法を第３図及び第４図によ
り説明する。第３図ａ〜ｆはLDD（lightly doped
drain）MOS FETの、第４図ａ〜ｅはGDD
（graded doped drain）MOS FETの各製造工程
を示す。
第３図において、まずシリコン基板１にボロン
イオンを注入した後、熱処理を加えて注入したボ
ロンを再分布させて、1016cm-3以上のボロン濃度
のＰ型ウエル２を形成する（同図ａ）。次に、選
択酸化法により素子分離領域と素子形成領域とを
形成し、素子形成領域の表面に200Å程度の厚み
の熱酸化膜３を形成する（同図ｂ）。そして、こ
の熱酸化膜３の上に燐ドープト多結晶シリコン４
を約4000Åの厚みに堆積させ、これを写真蝕刻法
等によりパターニングする（同図ｂ）。次に、熱
酸化膜３の下にリンをイオン注入してn-型層５
を形成する（同図ｃ）。その後、全表面にCVD二
酸化シリコン６を3000Å程度の厚みに堆積させ、
これをRIEによりエツチングして多結晶シリコン
４の側壁のみに二酸化シリコン６を残す（同図
ｄ）。次に、n-型層５にヒ素をイオン注入してn+
型層７を形成する（同図ｅ）。そして、熱処理を
加えて注入したヒ素を活性化させた後、全表面に
CVD二酸化シリコン８を5000Å程度堆積させ、
これに写真蝕刻法等を用いてコンタクトホール９
を開孔する（同図ｅ）。最後に、全面にアルミニ
ウム１０を堆積させ、これを写真蝕刻法等により
パターニングする（同図ｆ）。このようにして、
LDD nMOS FETが完成する。
イオンを注入した後、熱処理を加えて注入したボ
ロンを再分布させて、1016cm-3以上のボロン濃度
のＰ型ウエル２を形成する（同図ａ）。次に、選
択酸化法により素子分離領域と素子形成領域とを
形成し、素子形成領域の表面に200Å程度の厚み
の熱酸化膜３を形成する（同図ｂ）。そして、こ
の熱酸化膜３の上に燐ドープト多結晶シリコン４
を約4000Åの厚みに堆積させ、これを写真蝕刻法
等によりパターニングする（同図ｂ）。次に、熱
酸化膜３の下にリンをイオン注入してn-型層５
を形成する（同図ｃ）。その後、全表面にCVD二
酸化シリコン６を3000Å程度の厚みに堆積させ、
これをRIEによりエツチングして多結晶シリコン
４の側壁のみに二酸化シリコン６を残す（同図
ｄ）。次に、n-型層５にヒ素をイオン注入してn+
型層７を形成する（同図ｅ）。そして、熱処理を
加えて注入したヒ素を活性化させた後、全表面に
CVD二酸化シリコン８を5000Å程度堆積させ、
これに写真蝕刻法等を用いてコンタクトホール９
を開孔する（同図ｅ）。最後に、全面にアルミニ
ウム１０を堆積させ、これを写真蝕刻法等により
パターニングする（同図ｆ）。このようにして、
LDD nMOS FETが完成する。
次に、第４図によりGDD MOS FETについて
説明する。
説明する。
まずLDD MOS FETの場合と同様にして、シ
リコン基板１にＰ型ウエル２を形成し（同図ａ）、
次に素子分離領域と素子形成領域を形成して素子
形成領域の表面に200Å程度の厚みの熱酸化膜３
を形成し、その後、この熱酸化膜３の上にパター
ニングした燐ドープト多結晶シリコン４を形成す
る（同図ｂ）。次に、熱酸化膜３の下にリンをイ
オン注入してn-型層１５を形成し、これに熱処
理を加えて注入したリンを再分布させてn-型層
１５のプロフアイルを広げる（同図ｃ）。その後
に、n-型層１５にヒ素をイオン注入してn+型層
７を形成する（同図ｄ）。その後、LDD MOS
FETの場合と同様に、注入したヒ素を活性化さ
せた後、全表面にCVD二酸化シリコン８を5000
Å程度堆積させてこてにコンタクトホール９を開
孔し、最後にアルミニウム１０を堆積させこれを
パターニングする。このようにして、GDD
nMOS FETが完成する。
リコン基板１にＰ型ウエル２を形成し（同図ａ）、
次に素子分離領域と素子形成領域を形成して素子
形成領域の表面に200Å程度の厚みの熱酸化膜３
を形成し、その後、この熱酸化膜３の上にパター
ニングした燐ドープト多結晶シリコン４を形成す
る（同図ｂ）。次に、熱酸化膜３の下にリンをイ
オン注入してn-型層１５を形成し、これに熱処
理を加えて注入したリンを再分布させてn-型層
１５のプロフアイルを広げる（同図ｃ）。その後
に、n-型層１５にヒ素をイオン注入してn+型層
７を形成する（同図ｄ）。その後、LDD MOS
FETの場合と同様に、注入したヒ素を活性化さ
せた後、全表面にCVD二酸化シリコン８を5000
Å程度堆積させてこてにコンタクトホール９を開
孔し、最後にアルミニウム１０を堆積させこれを
パターニングする。このようにして、GDD
nMOS FETが完成する。
上記の如く構成されたLDD MOS FETは高耐
圧、高信頼性等の多くに利点をもつ。しかし、シ
ヨートチヤンネル効果によるパンチスルーを防止
するために、Ｐ型ウエル２が1016cm-3以上という
高濃度になつているために、このＰ型ウエル２と
ソース・ドレインであるn+型層７とのn+−Ｐ接
合の接合容量が大きく、これが素子の高速化の障
害となつている。一方、GDD MOS FETは高耐
圧、高信頼性で、かつ第４図で示したようにn-
型層１５がn+型層７を覆つているためにソー
ス・ドレインの接合容量も小さいのであるが、
n-型層１５が広がつているためにシヨートチヤ
ンネル効果の影響を受け易いという欠点を持つ。
圧、高信頼性等の多くに利点をもつ。しかし、シ
ヨートチヤンネル効果によるパンチスルーを防止
するために、Ｐ型ウエル２が1016cm-3以上という
高濃度になつているために、このＰ型ウエル２と
ソース・ドレインであるn+型層７とのn+−Ｐ接
合の接合容量が大きく、これが素子の高速化の障
害となつている。一方、GDD MOS FETは高耐
圧、高信頼性で、かつ第４図で示したようにn-
型層１５がn+型層７を覆つているためにソー
ス・ドレインの接合容量も小さいのであるが、
n-型層１５が広がつているためにシヨートチヤ
ンネル効果の影響を受け易いという欠点を持つ。
本発明は上記に鑑みなされたもので、シヨート
チヤネル効果の影響を受けにくく、かつソース・
ドレインの接合容量も小さい絶縁ゲート型FET
の構造を提供するとともに、かかる構造を容易に
製造し得る絶縁ゲート型FETの製造方法を提供
することを目的とする。
チヤネル効果の影響を受けにくく、かつソース・
ドレインの接合容量も小さい絶縁ゲート型FET
の構造を提供するとともに、かかる構造を容易に
製造し得る絶縁ゲート型FETの製造方法を提供
することを目的とする。
本発明は上記目的を達成するために、ソース領
域およびドレイン領域の下方に、これらに接合さ
れ、かつソース領域およびドレイン領域の上方の
コンタクトホールの下方に限つて形成されている
ためチヤネル領域までは延出していない、前記ソ
ース・ドレイン両領域とこれらが形成されている
半導体基体との中間的な不純物濃度の半導体層を
備える絶縁ゲート型FETの構造を提供するもの
である。
域およびドレイン領域の下方に、これらに接合さ
れ、かつソース領域およびドレイン領域の上方の
コンタクトホールの下方に限つて形成されている
ためチヤネル領域までは延出していない、前記ソ
ース・ドレイン両領域とこれらが形成されている
半導体基体との中間的な不純物濃度の半導体層を
備える絶縁ゲート型FETの構造を提供するもの
である。
また、本発明は、上記構造の絶縁ゲート型
FETの製造方法として、半導体基体にゲート電
極およびソース・ドレイン両領域を形成し、これ
らの上に絶縁層を堆積してこの絶縁層にソース・
ドレイン両領域へそれぞれ達するコンタクトホー
ルを開孔した後、これらコンタクトホールを通し
て、ソース・ドレイン両領域の下方へこれらと同
導電型の不純物をイオン注入する方法を提供する
ものである。
FETの製造方法として、半導体基体にゲート電
極およびソース・ドレイン両領域を形成し、これ
らの上に絶縁層を堆積してこの絶縁層にソース・
ドレイン両領域へそれぞれ達するコンタクトホー
ルを開孔した後、これらコンタクトホールを通し
て、ソース・ドレイン両領域の下方へこれらと同
導電型の不純物をイオン注入する方法を提供する
ものである。
以下、第１図ａ〜ｆにより、本発明に係る絶縁
ゲート型FETの一実施例をその製造過程に従つ
て説明する。尚、同図において、第２図と同一物
には同一符号を付してある。
ゲート型FETの一実施例をその製造過程に従つ
て説明する。尚、同図において、第２図と同一物
には同一符号を付してある。
第１図において、まずシリコン基板１にボロン
イオンをイオン注入した後、熱処理を加えて注入
したボロンを再分布させて、1016cm-3以上のボロ
ン濃度のＰ型ウエル２を形成する（同図ａ）。次
に、選択酸化法により素子分離領域と素子形成領
域とを形成し、素子形成領域の表面に200Å程度
の厚みの熱酸化膜３を形成する（同図ｂ）。そし
て、この熱酸化膜３の上に燐ドープト多結晶シリ
コン４を約4000Åの厚みに堆積させ、これを写真
蝕刻法等によりパターニングしてチヤネル領域１
１とすべき部分の上にゲート電極を形成する（同
図ｂ）。次に、熱酸化膜３の下方にリンをイオン
注入してn-型層５を形成する（同図ｃ）。その
後、全表面にCVD二酸化シリコン６を3000Å程
度の厚みに堆積させ、これをRIEによりエツチン
グして多結晶シリコン４の側壁のみに二酸化シリ
コン６を残す（同図ｄ）。次に、n-型層５にヒ素
をイオン注入してソース領域およびドレイン領域
となるn+型層７を形成する（同図ｅ）。そして、
熱処理を加えて注入したヒ素を活性化させた後、
全表面にCVD二酸化シリコン８を5000Å程度堆
積させ、これに写真蝕刻法等を用いてn+型層７
へ達するコンタクトホール９を開孔する（同図
ｅ）。その後に、開孔されたコンタクトホール９
を通してn+型層７の下方のＰ型ウエル２へリン
をイオン注入して、その部分のＰ型ウエル２の不
純物濃度を下げここに低濃度Ｐ型層１２を形成す
る（同図ｆ）。そして、熱処理を加えて注入され
たリンを活性化させた後、最後に、全表面にアル
ミニウム１０を堆積させ、これを写真蝕刻法等に
よりパターニングする（同図ｆ）。このようにし
て、ソース・ドレイン両領域（n+型層７）の下
方にこれらの接合されかつチヤネル領域１１まで
は延出していない低濃度Ｐ型層１２を備えた
LDD nMOSFETが完成する。
イオンをイオン注入した後、熱処理を加えて注入
したボロンを再分布させて、1016cm-3以上のボロ
ン濃度のＰ型ウエル２を形成する（同図ａ）。次
に、選択酸化法により素子分離領域と素子形成領
域とを形成し、素子形成領域の表面に200Å程度
の厚みの熱酸化膜３を形成する（同図ｂ）。そし
て、この熱酸化膜３の上に燐ドープト多結晶シリ
コン４を約4000Åの厚みに堆積させ、これを写真
蝕刻法等によりパターニングしてチヤネル領域１
１とすべき部分の上にゲート電極を形成する（同
図ｂ）。次に、熱酸化膜３の下方にリンをイオン
注入してn-型層５を形成する（同図ｃ）。その
後、全表面にCVD二酸化シリコン６を3000Å程
度の厚みに堆積させ、これをRIEによりエツチン
グして多結晶シリコン４の側壁のみに二酸化シリ
コン６を残す（同図ｄ）。次に、n-型層５にヒ素
をイオン注入してソース領域およびドレイン領域
となるn+型層７を形成する（同図ｅ）。そして、
熱処理を加えて注入したヒ素を活性化させた後、
全表面にCVD二酸化シリコン８を5000Å程度堆
積させ、これに写真蝕刻法等を用いてn+型層７
へ達するコンタクトホール９を開孔する（同図
ｅ）。その後に、開孔されたコンタクトホール９
を通してn+型層７の下方のＰ型ウエル２へリン
をイオン注入して、その部分のＰ型ウエル２の不
純物濃度を下げここに低濃度Ｐ型層１２を形成す
る（同図ｆ）。そして、熱処理を加えて注入され
たリンを活性化させた後、最後に、全表面にアル
ミニウム１０を堆積させ、これを写真蝕刻法等に
よりパターニングする（同図ｆ）。このようにし
て、ソース・ドレイン両領域（n+型層７）の下
方にこれらの接合されかつチヤネル領域１１まで
は延出していない低濃度Ｐ型層１２を備えた
LDD nMOSFETが完成する。
かかる構造のLDD nMOS FETは、ソース・
ドレイン両領域のn+型層７の下方に低濃度Ｐ型
層１２を備えているために、第２図に示した単に
LDD構造のみのFETに比較して、ソース・ドレ
イン両領域の接合容量が低減されるため素子の高
速化が有効に図れると共に、低濃度Ｐ型層１２が
コンタクトホール９の下方に限つて形成されチヤ
ネル領域１１までは延出していないので、第３図
に示したGDD構造のソース・ドレイン両領域を
備えたFETに比較して、シヨートチヤネル効果
の影響を受けにくく素子の微細化が有利であると
いう利点を有する。
ドレイン両領域のn+型層７の下方に低濃度Ｐ型
層１２を備えているために、第２図に示した単に
LDD構造のみのFETに比較して、ソース・ドレ
イン両領域の接合容量が低減されるため素子の高
速化が有効に図れると共に、低濃度Ｐ型層１２が
コンタクトホール９の下方に限つて形成されチヤ
ネル領域１１までは延出していないので、第３図
に示したGDD構造のソース・ドレイン両領域を
備えたFETに比較して、シヨートチヤネル効果
の影響を受けにくく素子の微細化が有利であると
いう利点を有する。
また、本発明の別の実施例として、第１図ｅに
おいてコンタクトホール９を開孔した後にここか
らＰ型ウエル２内へリンをイオン注入する際に、
上記実施例よりもいくらかイオン注入量を多くし
てこの部分のソース・ドレイン両領域（n+型層
７）の下方のＰ型ウエル２をｎ型に転じさせ、第
２図に示されるようにソース・ドレイン両領域よ
りは低濃度のn-型層１３を形成するようにして
もよい。この構造においても、上記実施例と同様
にソース・ドレイン両領域の接合容量の低下およ
びシヨートチヤネル効果の低減という両効果が得
られる。
おいてコンタクトホール９を開孔した後にここか
らＰ型ウエル２内へリンをイオン注入する際に、
上記実施例よりもいくらかイオン注入量を多くし
てこの部分のソース・ドレイン両領域（n+型層
７）の下方のＰ型ウエル２をｎ型に転じさせ、第
２図に示されるようにソース・ドレイン両領域よ
りは低濃度のn-型層１３を形成するようにして
もよい。この構造においても、上記実施例と同様
にソース・ドレイン両領域の接合容量の低下およ
びシヨートチヤネル効果の低減という両効果が得
られる。
また、かかる構造を作るためにコンタクトホー
ル９を通してイオン注入を行うという本発明の製
造方法は、上記説明から明らかなように、従来の
製造工程をそのまま利用でき大幅は変更を加える
必要がないという利点と、低濃度Ｐ型層１２ある
いはn-型層１３といつた中間的な不純物濃度の
半導体層をチヤネル領域まで延出させることなく
確実に形成できるという利点とを有している。
ル９を通してイオン注入を行うという本発明の製
造方法は、上記説明から明らかなように、従来の
製造工程をそのまま利用でき大幅は変更を加える
必要がないという利点と、低濃度Ｐ型層１２ある
いはn-型層１３といつた中間的な不純物濃度の
半導体層をチヤネル領域まで延出させることなく
確実に形成できるという利点とを有している。
尚、上記の如き構造およびその製造方法は、実
施例として説明したLDD nMOS FETだけでな
く、もちろんpMOS FETやLDD構造を有しない
通常のソース・ドレイン構造をもつFETや、更
にはMIS型などの他の絶縁ゲート型FETにも適
用でき、その場合にも上記実施例の場合と同様の
効果が得られることは言うまでもない。
施例として説明したLDD nMOS FETだけでな
く、もちろんpMOS FETやLDD構造を有しない
通常のソース・ドレイン構造をもつFETや、更
にはMIS型などの他の絶縁ゲート型FETにも適
用でき、その場合にも上記実施例の場合と同様の
効果が得られることは言うまでもない。
以上説明したように、本発明によれば、絶縁ゲ
ート型FETのソース・ドレイン両領域の下方に、
これらに接合され、かつソース領域およびドレイ
ン領域の上方のコンタクトホールの下方に限つて
形成されているためチヤネル領域までは延出して
いない、前記ソース・ドレイン両領域とこれが形
成されている半導体基体との中間的な不純物濃度
の半導体層を備えているために、このFETはソ
ース・ドレイン両領域の接合容量が小さく素子の
高速化が有効に図れると共に、シヨートチヤネル
効果の影響を受けにくく素子の微細化に有利であ
るという効果が得られる。
ート型FETのソース・ドレイン両領域の下方に、
これらに接合され、かつソース領域およびドレイ
ン領域の上方のコンタクトホールの下方に限つて
形成されているためチヤネル領域までは延出して
いない、前記ソース・ドレイン両領域とこれが形
成されている半導体基体との中間的な不純物濃度
の半導体層を備えているために、このFETはソ
ース・ドレイン両領域の接合容量が小さく素子の
高速化が有効に図れると共に、シヨートチヤネル
効果の影響を受けにくく素子の微細化に有利であ
るという効果が得られる。
また、本発明は、上記構造の絶縁ゲート型
FETを製造するために、ソース・ドレイン両領
域の上方に開孔されたコンタクトホールからソー
ス・ドレイン両領域の下方へ不純物をイオン注入
するようにしているので、従来のFETの製造工
程に大幅な変更を加えることなく容易かつ確実に
上記構造の絶縁ゲート型FETを製造できるとい
う効果が得られる。
FETを製造するために、ソース・ドレイン両領
域の上方に開孔されたコンタクトホールからソー
ス・ドレイン両領域の下方へ不純物をイオン注入
するようにしているので、従来のFETの製造工
程に大幅な変更を加えることなく容易かつ確実に
上記構造の絶縁ゲート型FETを製造できるとい
う効果が得られる。
第１図ａ〜ｆは本発明に係る絶縁ゲート型
FETの一実施例の構造をその製造過程に従つて
示した断面図、第２図は本発明の他の実施例の構
造を示す断面図、第３図ａ〜ｆは従来のLDD
MOS FETの構造をその製造過程に従つて示し
た断面図、第４図ａ〜ｅは従来のGDD MOS
FETの構造をその製造過程に従つて示した断面
図である。 １……半導体基体、２……Ｐ型ウエル、３……
熱酸化膜、４……燐ドープト多結晶シリコン（ゲ
ート電極）、５，１５……n-型層、６……CVD二
酸化シリコン、７……n+型層（ソース・ドレイ
ン両領域）、８……CVD二酸化シリコン、９……
コンタクトホール、１０……アルミニウム、１１
……チヤネル領域、１２……低濃度Ｐ型層、１３
……n-型層。
FETの一実施例の構造をその製造過程に従つて
示した断面図、第２図は本発明の他の実施例の構
造を示す断面図、第３図ａ〜ｆは従来のLDD
MOS FETの構造をその製造過程に従つて示し
た断面図、第４図ａ〜ｅは従来のGDD MOS
FETの構造をその製造過程に従つて示した断面
図である。 １……半導体基体、２……Ｐ型ウエル、３……
熱酸化膜、４……燐ドープト多結晶シリコン（ゲ
ート電極）、５，１５……n-型層、６……CVD二
酸化シリコン、７……n+型層（ソース・ドレイ
ン両領域）、８……CVD二酸化シリコン、９……
コンタクトホール、１０……アルミニウム、１１
……チヤネル領域、１２……低濃度Ｐ型層、１３
……n-型層。
Claims (1)
- 【特許請求の範囲】 １ 第１導電型の半導体基体の表面にチヤネル領
域をはさんで形成された第２導電型のソース領域
及びドレイン領域、ならびに前記チヤネル領域の
上に絶縁膜を介して形成されたゲート電極とを有
するものにおいて、 前記ソース領域およびドレイン領域の下方にこ
れらにそれぞれ接合されたそれら両領域と前記基
体との中間的な不純物濃度の半導体層を備え、こ
れら半導体層は前記ソース領域およびドレイン領
域の上方に開孔されたコンタクトホールの下方に
限つて形成されて前記チヤネル領域までは延出し
ていないことを特徴とする絶縁ゲート型電界効果
トランジスタ。 ２ 前記半導体層は、前記基体より低不純物濃度
の前記第１導電型の半導体層であることを特徴と
する特許請求の範囲第１項記載の絶縁ゲート型電
界効果トランジスタ。 ３ 前記半導体層は、前記ソース領域およびドレ
イン領域より低不純物濃度の前記第２導電型の半
導体層であることを特徴とする特許請求の範囲第
１項記載の絶縁ゲート型電界効果トランジスタ。 ４ 第１導電型の半導体基体の表面のチヤネル領
域とする部分の上に絶縁膜を介してゲート電極を
形成し、前記半導体基体表面に前記チヤネル領域
をはさんで第２導電型の高不純物濃度のソース領
域およびドレイン領域を形成し、更にこれらの上
に絶縁層を堆積させてこの絶縁層に前記ソース領
域およびドレイン領域へ達するコンタクトホール
をそれぞれ開孔した後に、これらコンタクトホー
ルを通して前記ソース領域およびドレイン領域の
下方へ第２導電型の不純物をイオン注入して、前
記ソース領域およびドレイン領域の下方に、これ
らにそれぞれ結合され、かつ前記コンタクトホー
ルの下方に限つて形成されて前記チヤネル領域ま
では延出していない、前記ソース・ドレイン両領
域と前記基体との中間的な不純物濃度の半導体層
を形成することを特徴とする絶縁ゲート型電界効
果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28263785A JPS62141778A (ja) | 1985-12-16 | 1985-12-16 | 絶縁ゲ−ト型電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28263785A JPS62141778A (ja) | 1985-12-16 | 1985-12-16 | 絶縁ゲ−ト型電界効果トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62141778A JPS62141778A (ja) | 1987-06-25 |
| JPH0457097B2 true JPH0457097B2 (ja) | 1992-09-10 |
Family
ID=17655108
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28263785A Granted JPS62141778A (ja) | 1985-12-16 | 1985-12-16 | 絶縁ゲ−ト型電界効果トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62141778A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2727590B2 (ja) * | 1988-10-13 | 1998-03-11 | 日本電気株式会社 | Ｍｉｓ型半導体装置 |
| JP2836515B2 (ja) * | 1994-12-21 | 1998-12-14 | 日本電気株式会社 | 半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6031278A (ja) * | 1983-08-01 | 1985-02-18 | Hitachi Ltd | Ｍｉｓ型半導体装置及びその製造方法 |
-
1985
- 1985-12-16 JP JP28263785A patent/JPS62141778A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6031278A (ja) * | 1983-08-01 | 1985-02-18 | Hitachi Ltd | Ｍｉｓ型半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62141778A (ja) | 1987-06-25 |
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Legal Events
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|---|---|---|---|
| EXPY | Cancellation because of completion of term |