KR0166847B1 - 반도체소자 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자 제조방법에 관한 것으로, 공정을 단순화하고 고전압 트랜지스터에 적합하도록 한 반도체소자 제조방법이다.
이를 위한 본 발명의 반도체소자 제조방법은 제 1 도전형 기판을 준비하는 단계, 상기 제 1 도전형 기판에 제 2 도전형 제 1 불순물 영역을 갖는 필드 절연막을 형성하는 단계, 상기 필드 절연막을 포함한 제 1 도전형 기판전면에 제 1 도전형 제 1 불순물 이온을 주입하는 단계, 상기 필드 절연막이 형성된 제 1 도전형 기판위에 제 1 절연막을 형성하는 단계, 상기 필드 산화막을 포함한 제 1 도전형 기판전면에 제 1 도전형 제 2 불순물 이온을 주입하는 단계, 상기 필드 절연막이 형성된 제 1 도전형 기판위에 상기 필드 절연막 일부에 중첩되도록 게이트 전극을 형성하는 단계, 상기 게이트 전극에 중첩된 필드 절연막 양측에 제 2 도전형 제 2 불순물 영역을 형성하는 단계, 상기 게이트 전극을 포함한 제 1 도전형 기판전면에 제 2 절연막을 형성하는 단계, 상기 제 2 절연막을 선택적으로 제거하여 상기 제 1 도전형 기판에 전기적으로 연결되도록 콘택홀을 형성하는 단계, 상기 콘택홀내에 금속배선을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
따라서, 공정이 간단하고 반도체 소자의 미세화에 유리하다.
Description
제1도는 종래의 반도체소자의 제조공정 단면도.
제2도는 본 발명의 반도체소자의 제조공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체기판 12 : 실리콘 산화막
13 : 질화막 14 : 감광막
15 : 저농도 불순물영역 16 : 필드 산화막
17 : 게이트 산화막 18 : 다결정 실리콘
18a : 게이트 전극 19 : 고농도 불순물 영역
20 : BPSG층 21 : 콘택홀
22 : 금속배선
본 발명은 반도체소자 제조방법에 관한 것으로 특히, 공정을 단순화하고 고전압 트랜지스터에 적합하도록 한 반도체소자 제조방법이다.
일반적으로 반도체 장치의 집적회로는 그 제조에 있어서 고품위 동작성능(High Circuit Performance)과 높은 집적도(High Density)를 요구한다.
회로의 집적도가 높아짐에 따라 채널길이가 서브 마이크론(Sub-micron)으로 짧아짐에 따라 이에 따른 반도체소자의 특성열화를 방지하기 위해 여러 방법이 제시되고 있다. 특히, 50Volts 이상의 고내압을 필요로 하는 고전압 트랜지스터(High Voltage Transistor)는 짧은 채널(Short Channel)로 인한 특성열화를 막기 위해 긴 채널과 깊은 접합부(Deep Junction)를 만든다.
그러므로 상기와 같은 구조를 갖는 RESULE(Reduced Surface Field) 구조의 고전압 트랜지스터가 주류를 이루고 있다.
이하, 첨부된 도면을 참조하여 종래의 반도체소자 제조방법을 설명하면 다음과 같다.
제1도는 종래의 반도체소자의 제조공정 단면도이다.
제1도(a)와 같이 P형 반도체 기판(1)위에 실리콘 산화막(2)과 질화막(3) 및 감광막(4)을 차례로 증착하고 노광 및 현상공정으로 섬 모양으로 필드영역을 정의하여 필드영역의 상기 질화막(3)을 선택적으로 제거한다.
제1도(b)와 같이 상기 P형 반도체 기판(1)을 연산화하여 필드영역에 필드 산화막(5)을 형성하고 활성영역의 상기 실리콘 산화막(2)과 감광막(4) 및 질화막(3)을 제거하고 상기 필드 산화막(5) 및 P형 반도체 기판(1) 전면에 제 1 절연막(12) 및 폴리 실리콘을 증착한다.
그리고 사진석판술 및 식각공정으로 상기 제 1 절연막(12) 및 폴리실리콘을 선택적으로 제거하여 활성영역에 길이가 약 5㎛ 정도의 게이트 전극(6)을 형성한다.
제1도(c)와 같이, 상기 게이트전극(6)이 형성된 P형 반도체 기판(1) 전면에 저농도 N형 불순물 이온을 주입하여 상기 게이트전극(6) 양측의 상기 P형 반도체 기판(1)에 길이가 3㎛정도의 저농도 불순물 영역(7)을 형성한다.
이어, 상기 저농도 불순물 영역(7)은 수평확산으로 인해 채널길이가 줄어들 우려가 있으므로 최소 약 3㎛ 이상의 게이트 길이를 유지해야 한다.
그리고, 상기 게이트전극(6)을 포함한 P형 반도체 기판(1) 전면에 제 2 절연막을 형성하고, 상기 제 2 절연막을 이방성 식각하여 상기 게이트전극(6) 측면에 제 2 절연막 측벽(8)을 형성한다.
제1도(d)와 같이, 상기 게이트전극(6)을 포함한 P형 반도체 기판(1) 전면에 제 3 절연막(9)을 형성하고 사진석판술 및 식각공정으로 상기 저농도 불순물 영역(7) 상측과 상기 게이트전극(6) 상측의 상기 제 3 절연막(9)을 선택적으로 제거하여 콘택홀을 형성한다.
제1도(e)와 같이, 상기 콘택홀이 형성된 P형 반도체 기판(1) 전면에 고농도의 N형 불순물 이온을 주입하여 상기 콘택홀 아래의 노출된 P형 반도체 기판(1)에 고농도 불순물 영역(10)을 형성한다.
그리고, 상기 콘택홀내의 P형 반도체 기판(1)과 전기적으로 연결되도록 금속배선(11)을 형성한다.
즉, 고전압 모스 트랜지스터는 게이트의 길이가 약 5㎛이고 소오스/드레인의 드리프트(Drift) 영역이 약 3㎛인 구조로 이루어진다.
게이트 전극에 전압이 인가되고 소오스/드레인에 바이어스(Bias) 전압이 인가되면 소오스/드레인의 드리프트(Drift) 영역과 수직영역에 공핍층(Depletion Layer)이 형성된다.
이때, 드리프트 영역이 서로 상호작용으로 게이트 전극 아래에 필드(Field)가 균일하게 형성되므로 접합부(Junction) 바이어스 전압을 높일 수 있다.
또한, 저농도 불순물 영역의 형성으로 펀치 스루우(Punch Through) 바이어스 전압도 높일 수 있다.
그러나 이와 같은 종래의 반도체소자 제조방법에 있어서는 다음과 같은 문제점이 있었다.
고내압 특성을 얻기 위해 약 3㎛ 정도의 드리프트 영역이 필요하므로 상기 드리프트 영역의 수평확산으로 인한 짧은 채널을 방지하기 위해 채널길이를 약 5㎛ 이상으로 확보해야 한다.
그러므로, 트랜지스터의 크기가 커지게 된다.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출된 것으로써, 공정을 단순화 하고 크기를 줄인 고전압 트랜지스터를 형성하는데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명의 반도체소자 제조방법은 제 1 도전형 기판을 준비하는 단계, 상기 제 1 도전형 기판에 제 2 도전형 제 1 불순물 영역을 갖는 필드 절연막을 형성하는 단계, 상기 필드 절연막을 포함한 제 1 도전형 기판전면에 제 1 도전형 제 1 불순물 이온을 주입하는 단계, 상기 필드 절연막이 형성된 제 1 도전형 기판위에 제 1 절연막을 형성하는 단계, 상기 필드 산화막을 포함한 제 1 도전형 기판전면에 제 1 도전형 제 2 불순물 이온을 주입하는 단계, 상기 필드 절연막이 형성된 제 1 도전형 기판위에 상기 필드 절연막 일부에 중첩되도록 게이트 전극을 형성하는 단계, 상기 게이트 전극에 중첩된 필드 절연막 양측에 제 2 도전형 제 2 불순물 영역을 형성하는 단계, 상기 게이트 전극을 포함한 제 1 도전형 기판전면에 제 2 절연막을 형성하는 단계, 상기 제 2 절연막을 선택적으로 제거하여 상기 제 1 도전형 기판에 전기적으로 연결되도록 콘택홀을 형성하는 단계, 상기 콘택홀내에 금속배선을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명의 반도체소자 제조방법은 첨부된 도면을 참조하여 보다 상세히 설명하면 다음과 같다.
제2도는 본 발명의 반도체소자 제조공정 단면도이다.
제2도(a)와 같이, P형 반도체 기판(11)위에 실리콘 산화막(12)과 질화막(13) 및 감광막(14)을 차례로 증착하고 노광 및 현상공정으로 섬 모양의 필드영역을 정의하여 필드영역의 상기 질화막(13)을 선택적으로 제거한다.
이때, 상기 실리콘 산화막(12)은 두께를 약 800Å 정도로 하고, 상기 질화막은 약 700~800℃의 퍼니스(Furnace)내에서 저압화학 증착법(LPCVD)으로 약 1600Å 정도의 두께로 키운다.
그리고, 상기 감광막(14)을 마스크로 하여 상기 P형 반도체 기판(11) 전면에 N형 불순물 이온(31P+)을 주입하여, 상기 필드영역에 저농도 불순물 영역(15)을 형성한다. 이때, 상기 N형 불순물 이온에 가해지는 에너지는 약 100KeV이며, 도즈(Dose)량은 약 8.5×E12/㎠이다.
제2도(b)와 같이, 상기 P형 반도체 기판(11)을 열산화하여 필드영역에 상기 저농도 불순물 영역(15)을 갖는 필드산화막(16)을 형성하고 활성영역의 상기 감광막(14)과 질화막(13) 및 실리콘 산화막(12)을 제거한다.
이때, 상기 필드산화막(16)은 960℃의 온도로 웨트 산화(Wet Oxidation)를 12시간하여 14000Å 두께로 한다.
그리고 상기 필드산화막(16)을 포함한 P형 반도체 기판(11) 전면에 브랭크 이온주입(Blank Ion Implant)을 한다.
이때, 상기 브랭크 이온주입은 P형 불순물 이온(11B+)을 사용하게 되며 이온에 가해지는 에너지는 약 100KeV이고 도즈(Dose)량은 약 5.5×1011/㎠로 한다.
제2도(c)와 같이, 상기 활성영역의 P형 반도체 기판(11)위에 게이트 산화막(17)을 형상한다.
이때, 게이트 산화막(17)의 성장법은 웨트 산화(Wet Oxidation)이고 두께는 약 1500Å 정도이다.
그리고 상기 게이트 산화막(17)이 형성된 P형 반도체 기판(11) 전면에 P형 불순물 이온(11B+)에 가해지는 에너지는 약 100KeV이고 도즈(Dose)량은 약 4.2×1011/㎠로 한다.
제2도(d)와 같이, 상기 게이트 산화막(17)이 형성된 P형 반도체 기판(11) 전면에 다결정 실리콘(18)을 증착한다.
이때, 다결정 실리콘(18)은 약 620℃에서 저압화학 증착(LPCVD)법으로 약 4300℃ 두께로 증착하고 폴리(Polly) 도핑(Doping)을 증착된 다결정 실리콘(18)의 저항을 줄여주기 위해 퍼니스(Furnace)내에서 약 800℃로 POCl3, 다결정 실리콘의 표면저항(Rs)을 15 ± 3오옴(Ohm)/스퀘어(Square) 정도로 만들어 준다.
제2도(e)와 같이, 사진석판술 및 식각공정으로 상기 폴리 실리콘을 선택적으로 제거하여 상기 필드 산화막(16)에 일부 오버랩(Over Lap)되도록 상기 활성영역의 P형 반도체 기판(11)위에 게이트전극(18a)을 형성한다.
그리고, 상기 게이트 전극(18a)이 형성된 상기 P형 반도체 기판(11) 전면에 N형 불순물 이온(31P+)을 주입하여 고농도 불순물 영역(19)을 형성한다.
이때, 상기 N형 불순물 이온(31P+)에 가해지는 에너지는 약 80KeV이며 도즈(Dose)량은 약 4.0×E15/㎠이다.
제2도(f)와 같이, 상기 게이트 전극(18a)이 형성된 상기 P형 반도체 기판(11) 전면에 다결정 실리콘과 금속막과의 절연을 위하여 절연막으로서 BPSG(Borophosphor silicate Glass)층(20)을 증착하고 약 930℃에서 어닐링(Annealing)한다.
그리고 사진석판술 및 식각공정으로 상기 고농도 불순물 영역(19) 상측과 상기 게이트전극(18a) 상측의 상기 BPSG층(20)을 선택적으로 제거하여 콘택홀(21)을 형성한다.
제2도(g)와 같이, 소자의 전극연결을 위해 상기 콘택홀(21)내에 금속배선(220)을 형성한다.
그러므로, 본 발명은 종래 기술의 문제점인 드리프트(Drift) 영역의 확산으로 인한 짧은 채널(Short Channel) 현상을 줄이는데 크게 기여한다.
이상에서 설명한 바와 같이, 본 발명의 반도체 소자의 제조방법에 있어서는 다음과 같은 효과가 있다.
첫째, 필드이온 주입으로 국부산화(LOCOS)함으로써 저농도 불순물 영역을 확보할 수 있기 때문에 종래와 같이 추가적으로 저농도 불순물 영역을 만들 필요가 없고 게이트 측벽 등이 필요없으므로 공정이 간단하다.
둘째, 게이트 전극을 필드 산화막위로 오버랩(Over Lap)함으로써 공정마진(Margin)을 크게 확보할 수 있다.
셋째, 드레인에 걸리는 높은 전기장이 고농도와 저농도 불순물 영역에 나누어져 걸리므로 펀치 스루(Punch Through) 현상이나 게이트 전극의 전계에 따라 드레인 표면부에 전계집중에 의한 접합파괴(Junction Breakdown) 현상을 막을 수 있다.
넷째, 짧은 채널(Short Channel)로 인한 각종 문제점 방지를 위해 채널길이를 크게 할 필요가 없으므로 디바이스의 미세화에 유리하다.
Claims (6)
- 제 1 도전형 기판을 준비하는 단계, 상기 제 1 도전형 기판에 제 2 도전형 제 1 불순물 영역을 갖는 필드 절연막을 형성하는 단계, 상기 필드 절연막을 포함한 제 1 도전형 기판전면에 제 1 도전형 제 1 불순물 이온을 주입하는 단계, 상기 필드 절연막이 형성된 제 1 도전형 기판위에 제 1 절연막을 형성하는 단계, 상기 필드 산화막을 포함한 제 1 도전형 기판전면에 제 1 도전형 제 2 불순물 이온을 주입하는 단계, 상기 필드 절연막이 형성된 제 1 도전형 기판위에 상기 필드 절연막 일부에 중첩되도록 게이트 전극을 형성하는 단계, 상기 게이트 전극에 중첩된 필드 절연막 양측에 제 2 도전형 제 2 불순물 영역을 형성하는 단계, 상기 게이트 전극을 포함한 제 1 도전형 기판전면에 제 2 절연막을 형성하는 단계, 상기 제 2 절연막을 선택적으로 제거하여 상기 제 1 도전형 기판에 전기적으로 연결되도록 콘택홀을 형성하는 단계, 상기 콘택홀내에 금속배선을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체소자 제조방법.
- 제1항에 있어서, 제 2 도전형 제 1 불순물 영역을 갖는 필드 절연막은 제 1 도전형 기판위에 산화막, 질화막, 감광막을 차례로 형성하는 단계, 노광 및 현상공정으로 필드영역을 정의하여 필드영역의 질화막을 선택적으로 제거하는 단계, 상기 필드영역에 제 2 도전형 제 1 불순물 이온을 주입하여 제 2 도전형 제 1 불순물 영역을 형성하는 단계, 상기 제 1 도전형 기판을 열산화하여 필드영역에 필드 절연막을 형성하는 단계, 상기 제 1 도전형 기판위에 질화막을 제거하는 단계를 더 포함하여 이루어짐을 특징으로 하는 반도체소자 제조방법.
- 제2항에 있어서, 제 2 도전형 제 1 불순물 이온은 에너지가 약 100KeV이고, 도즈량은 약 8.5×E12/㎠인 것을 특징으로 하는 반도체소자 제조방법.
- 제1항에 있어서, 필드 절연막은 웨트 산화로 두께를 약 14000Å으로 하는 것을 특징으로 하는 반도체소자 제조방법.
- 제1항에 있어서, 제 1 절연막은 웨트 산화로 두께를 약 1500Å으로 하는 것을 특징으로 하는 반도체소자 제조방법.
- 제1항에 있어서, 제 2 도전형 제 2 불순물 이온은 에너지가 약 80KeV이고, 도즈량은 4.0×1015/㎠인 것을 특징으로 하는 반도체소자 제조방법.
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| KR1019950046836A KR0166847B1 (ko) | 1995-12-05 | 1995-12-05 | 반도체소자 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0166847B1 (ko) |
-
1995
- 1995-12-05 KR KR1019950046836A patent/KR0166847B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR970054449A (ko) | 1997-07-31 |
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