JPH03175678A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH03175678A
JPH03175678A JP1315551A JP31555189A JPH03175678A JP H03175678 A JPH03175678 A JP H03175678A JP 1315551 A JP1315551 A JP 1315551A JP 31555189 A JP31555189 A JP 31555189A JP H03175678 A JPH03175678 A JP H03175678A
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JP
Japan
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implantation
base region
substrate
impurity ions
gate electrode
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JP1315551A
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English (en)
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Yoshihiro Kida
貴田　祥裕
Kenzo Kawano
川野　研三
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Sharp Corp
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は二重拡散型ＭＯ３）ランジスタの製造方法に関
する。
〈従来の技術〉 二重拡散型トランジスタにおいて、ベース領域ならびに
ソース・ドレイン領域の形成方法としては、従来、例え
ば、Ｐ型Ｓｔ基板の表面層の所定領域に、ゲート電極を
マスクとしてＮ型不純物イオンを注入し、その注入不純
物を拡散してベース領域を形成した後、同じゲート電極
をマスクとしてＮ型不純物イオンを注入・拡散すること
によって、自己整合的にソース・ドレイン領域を形成す
る方法が採られている。
このような二重拡散型トランジスタのしきい値電圧は、
ベース領域およびソース領域の横方向拡散後の最終的な
ベース領域のピーク濃度値、例えば第２図（ロ）に示す
Ｃ□□点によって決定される。
なお、第２図（ｂ）において、実線は不純物注入時の濃
度分布を、破線は不純物の横方向拡散後の濃度分布をそ
れぞれ示す。また、第２図（ａ）は半導体基板表面層に
おけるベース領域およびソース領域の位置を示す模式図
である。
〈発明が解決しようとする課題〉 ところで、従来の製造方法においては、不純物注入時の
チャネリング効果を防止するために、通常、イオン注入
方向を、半導体基板の結晶面すなわちチャンネル方向に
対して約６〜７°程度傾けて行っている。このため、不
純物注入領域にマスクとしてのゲート電極の厚みによる
影の部分ができる。例えば、第３図に示すように、入射
角θがＭ方向に傾いている場合には、その基板への入射
位置端部はｍ点となり、拡散後の不純物領域の端部はｍ
′の位置となる。一方、Ｎ方向に傾いている場合には、
入射位置端部はｎ点となり、拡散後の不純物領域の端部
はｎ′の位置となる。このように不純物注入時のゲート
電極の影等により、横拡散後のベース領域およびソース
領域の各端部がずれると、ベース領域のピーク濃度値が
低くなったり、また高くなったりして、結果として、ト
ランジスタのしきい値がばらつく。
く課題を解決するための手段〉 上記の問題点を解決するために、本発明では、ベース領
域およびソース・ドレイン領域形成時の不純物イオン注
入を、注入角度０°で、かつ、注入時のチャネリングを
防止できる膜厚の酸化膜等のアモルファス膜を通過させ
て行っている。
ここで、本発明で言う注入角度０°とは、半導体基板の
チャンネル方向に対するイオン入射方向の角度θがＯｏ
であることを言う。
〈作用〉 不純物イオン注入を、注入角度θ＝ｏ°で行うことによ
って、マスクとしてのゲート電極の厚さによる影の影響
を除去でき、これにより、ベース領域のピーク濃度を一
定に保つことが可能となる。
ここで、半導体基板上に酸化膜等のアモルファス膜を付
着しておき、この酸化膜を通過させてイオン注入を行う
と、チャネリングを防止できる効果あるということが一
般に知られている。従って、酸化膜等の膜厚を適宜に設
定して、この膜を介してイオン注入を行うことによって
、注入角度θが０＠であっても、チャネリングを防止で
きる。
〈実施例〉 第１図は、本発明方法の手順を説明する図である。
まず、（ａ）に示すように、Ｐ型Ｓｉ基板１上に、前工
程において、素子分離酸化膜２、ゲート電極３および酸
化膜（Ｓｔｏｗ）９を形成しておく。
ただし、この酸化膜９の膜厚は、後のイオン注入工程に
おいて、チャネリングを防止できる程度の厚さ、例えば
２００人程度以上としておく。
次に、（ｂ）に示すように、基Ｆｉ１表面上をレジス１
ｌＩＯによって選択的に被覆した状態で、そのレジスト
膜１０およびゲート電極３をマスクとして、基板１とは
異なる導電型（Ｎ型）の不純物イオンを、注入角度θ−
〇°で、絶縁膜９を介して注入した後、その不純物を横
方向に拡散させてベース領域４を形成する（Ｃ）。
次に、（ｄ）に示すにように、基板１表面上をレジスト
膜１０によって被覆した状態で、レジスト膜１０および
ゲート電極３をマスクとして、ベース領域４および基板
１表面層に、基Ｆｉ、１と同じ導電型（Ｐ型）の不純物
イオンを注入角度θ＝０°で、絶縁膜９を介してそれぞ
れ注入した後、その不純物の横方向拡散を行ってソース
５およびドレイン領域６を形成する（ｅ）。この後、レ
ジスト膜１ｏは除去しておく。
そして、（ｆ）に示すように、基＋＆１表面をＰＳＧ（
ｐｈｏｓｐｈｏ　５ｉｌｉｃａｔｅ　ｇｌａｓｓ）等の
層間絶縁膜７により被覆し、次いで、その絶縁膜７にコ
ンタクトホールを開孔した後、各領域に導通するメタル
層８を形成することによって二重拡散型Ｍｏｓトランジ
スタを得る。
以上のように、各Ｍ域形成時のイオン注入角度をＯｏと
することによって、マスクとしてのゲート電極３および
レジスト膜１ｏの厚さによる膨部の発生を防ぐことがで
き、各領域の横方向における拡散の端部位置を一定とす
ることができる。その結果、ベース領域４のピーク濃度
のばらつきを少なくすることができ、しきい値電圧の制
御性が向上する。さらに、酸化膜９を介してイオン注入
を行うことによってチャネリングを防止することも可能
となる。
なお、以上の実施例の基Ｆｉ１、ベース領域４、ソース
領域５およびドレイン領域６の各導電型をそれぞれ逆に
した、二重拡散型ＭＯ３）ランジスタにも、本発明を適
用可能であることは勿論である。
また、基板１として、Ｓｉ基板以外の半導体基板を用い
た二重拡散型ＭＯ３）ランジスタにも適用できる。
〈発明の効果〉 以上説明したように、本発明によれば、二重拡散型ＭＯ
Ｓトランジスタのベース領域およびソース・ドレイン領
域を形成する際の不純物イオン注入工程において、注入
角度０°で、かつ、所定膜厚の酸化膜等を介して不純物
を注入するので、チャネリングを防止しつつ、マスク材
としてのゲート電極よる形部が発生することを防止でき
、これにより、ベース領域のピーク濃度を一定に保つこ
とが可能となって、しきい値電圧の制御性が向上する。
【図面の簡単な説明】
第１図は本発明の製造方法の手順を説明する図である。 第２図は二重拡散型ＭＯ３）ランジスタのチャンネル部
の横方向における不純物濃度の分布を説明する図である
。 第３図は二重拡散型ＭＯＳトランジスタの従来の製造方
法の問題点を説明する図である。 １・・・Ｓｉ基板 ２・・・素子分離酸化膜 ３・・・ゲート電極 ４・・・ベース領域 ５・・・ソース領域 ６・・・ドレイン領域 ７・・・層間絶縁膜 ８・・・メタル層 ９・・・酸化膜

Claims (1)

    【特許請求の範囲】
  1. 　半導体基板表面層の所定領域にゲート電極をマスクと
    して上記基板とは導電型の異なる不純物イオンを注入・
    拡散してベース領域を形成し、次いで、上記ゲート電極
    をマスクとして上記基板と同じ導電型の不純物イオンを
    注入・拡散してソース・ドレイン領域を形成することに
    よってＭＯＳトランジスタを得る方法において、上記ベ
    ース領域形成時および上記ソース・ドレイン領域形成時
    の不純物イオンの注入を、注入角度０°で、かつ、注入
    時のチャネリングを防止できる膜厚のアモルファス膜を
    通過させて行うことを特徴とする、半導体装置の製造方
    法。
JP1315551A 1989-12-04 1989-12-04 半導体装置の製造方法 Pending JPH03175678A (ja)

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002033477A (ja) * 2000-07-13 2002-01-31 Nec Corp 半導体装置およびその製造方法
WO2002035600A3 (de) * 2000-10-27 2002-11-07 Infineon Technologies Ag Verfahren zur herstellung eines dmos-transistors
JP2008004794A (ja) * 2006-06-23 2008-01-10 Yamaha Corp イオン注入量モニタ法
CN105845736A (zh) * 2016-05-17 2016-08-10 昆山华太电子技术有限公司 一种ldmos器件结构及制作方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002033477A (ja) * 2000-07-13 2002-01-31 Nec Corp 半導体装置およびその製造方法
WO2002035600A3 (de) * 2000-10-27 2002-11-07 Infineon Technologies Ag Verfahren zur herstellung eines dmos-transistors
JP2008004794A (ja) * 2006-06-23 2008-01-10 Yamaha Corp イオン注入量モニタ法
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