TW454353B - Semiconductor integrated circuit device, the manufacturing method thereof and the operation method - Google Patents

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TW454353B
TW454353B TW089112207A TW89112207A TW454353B TW 454353 B TW454353 B TW 454353B TW 089112207 A TW089112207 A TW 089112207A TW 89112207 A TW89112207 A TW 89112207A TW 454353 B TW454353 B TW 454353B
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semiconductor integrated
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TW089112207A
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Takashi Kobayashi
Hideaki Kurata
Naoki Kobayashi
Hitoshi Kume
Katsutaka Kimura
Original Assignee
Hitachi Ltd
Hitachi Device Eng
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    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
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Description

A7 B7 454353 五、發明說明（1 ) (1 )發明領域 (請先閱讀背面之注意事項再填寫本頁) 本發明係關於半導體積體電路裝置及其製造方法，特 別是關於實現電氣可重寫之不揮發性半導體記憶裝置之高 集成化、高信賴化、低電壓動作之技術。 (2 )習知技術之說明 可電氣重寫之不揮發性半導體記憶裝置之中，廣爲知 悉者有可以一齊抹除之所謂的快閃記憶體。快閃記憶體在 攜帶性、耐衝擊性優異，可以電氣地一齊抹除之故，近年 來，作爲攜帶型個人電腦或數位靜像攝影機等之小型攜帶 資訊機器之檔案（記憶裝置），需要急速擴大。在該市場 之擴大上，藉由記憶體單元面積之縮小之位元成本之降低 係重要之因素，例如，被記載於1996年1 1月10日 ，應用物理學會發行之「應用物理」第6 5卷1 1號， p 1 1 1 4〜p 1 1 2 4般地，提案賣現此之各式各樣之 記憶體單元方式。 經濟部智慧財產局員工消費合作社印製 又*例如在專利第2 6 9 4 6 1 8號公報（文獻1 ) 記載利用3層多晶矽閘極之假想接地型之記憶體單元。即 ，此記憶體單元係由被形成在半導體基板中之井之半導體 區域以及3個之閘極形成。3 ΐ之閘極係：被形'成在井上 之浮置閘、被形成在浮置閘上之控制閘極、以及被形成在 相鄰之控制閘極、浮置閘間之抹除閘極。 3個之閘極係由多晶矽形成，各各以絕緣膜隔離，浮 置閘與井之間也以絕緣膜隔離。控制閘極於行方向被接續 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -4- 454353 A7 ____B7__ 五、發明說明（2 ) (請先閱讀背面之注意事項再填寫本頁) 構成字元線。源極以及汲極擴散層被形成於列方向，共用 鄰接之記憶體單元與擴散層之假想接地型。藉由此，謀求 行方向之節距縮小。抹除閘極與通道平行，而且，與字元 線平行地被配置於字元線（控制閘極）之間》 對此文獻1記載之記憶體單元之寫入之際，對字元線 以及汲極施加分別獨立之正電壓，并、源極以及抹除閘極 設爲0 V。藉由此，在汲極附近之通道部產生熱電子，電 子被注入浮置閘，記憶體單元之臨界値上升。抹除之際’ 於抹除閘極施加正電壓，字元線、源極、汲極以及井設爲 0 V »藉由此，電子由浮置閘被放出於抹除閘極’臨界値 降低。 又，例如在特開平9一321157號公報（文獻2 )中公開掲露分裂閘極型之記憶體單元，提案：使擴散層 與浮置閘之重疊大，藉由擴散層之電位使浮置閘電位大之 同時，藉由對字元線施加低電位，提高資訊寫入之際的熱 電子之產生與注入效率之方法。 經濟部智慧財產局員工消費合作社印製 又，例如在國際電子裝置會議技術文摘1 9 8 9、 603 頁至 606 頁（International Electron Devices Meeting, 1 989, pp . 603-606)(文獻3 )討論到以字兀線 控制浮置閘電位之同時，藉由_與浮置閘以及控制閘極不同 之第3閘極控制分離通道之方法。 發明摘要 但是，於前述之記憶體單元中，本發明者們體認到— 本紙張尺度適用中國國家標準（CNS>A4規格（210 X 297公釐） -5- A7 454353 B7___ 五、發明說明(3 ) 向高集成化邁進，會產生幾個問題。又，以下之問題點係 被本發明者們所檢討者，並非特別爲所周知。 (請先閱讀背面之注意事項再填寫本頁) 第1 :在謀求記憶體單元之微細化，在垂直於資料線 延伸存在方向之方向（資料線配置方向）之縮小之同時， 於垂直於字元線延伸存在方向之方向（字元線配置方向） 之縮小也有必要。在字元線配置方向之縮小，以字元線寬 幅以及字元線間隔之縮小爲有效。但是，一縮小字元線寬 幅，其電阻値增大，寫入或讀出之際，字元線電壓之上升 延遲。因此，會產生動作速度降低之問題。爲了防止此， 作爲字元線之材料，代替多晶矽單層膜，有利用多晶矽膜 與其之金屬矽化物膜之積層膜（所謂之多晶矽化金屬（ polycide )膜）之手段。依據多晶矽化金屬膜，比相同膜厚 之多晶矽單層膜可以獲得電阻値低之膜，可以抑制字元線 電阻之上升。又，今後隨著微細化進展，字元線寬幅更被 縮小之情形，代替多晶矽化金屬膜，有使用多晶矽膜與金 屬膜之積層膜（所謂之多金屬膜）之手段。依據多金屬膜 ，比同一膜厚之多晶矽化金屬膜，可以使電阻値更低，可 以對應字元線寬幅之更縮小。 經濟部智慧財產局員工消費合作社印f 然而，作爲字元線之材料茹使用多晶矽化金屬膜或多 金屬膜，會產生以下之問題。_即，於前述文獻記'載之記憶 體單元中，於垂直於資料線方向之方向，抹除閘極與字元 線延伸存在地被配置。於此種之記憶體單元中，爲了使字 元線之間隔縮小至最小加工尺寸之2倍爲止，有必要連續 圖案化字元線以及浮置閘後，在被形成之浮置閘之間隙形 本紙張尺度適用令國國家標準（CNS)A4規格（210 X 297公釐） -6 ^ 454353 A7 經濟部智慧財產局員工消費合作社印製 _B7____五、發明說明（4 ) 成絕緣膜，此後，形成抹除閘極。然而，在作爲形成浮置 閘與抹除閘極之間之絕緣膜之際的前工程之洗淨工程中， 多晶矽化金屬或多金屬中之金屬溶出於洗淨液。此溶出金 屬再附著於浮置閘之側壁，在之後之絕緣膜形成過程中， 金屬被取入絕緣膜中。此結果爲：絕緣膜之缺陷密度增加 ，產生損及信賴性之問題。 .第2 :於前述文獻記載之記憶體單元中，爲採用在逋 道部之一部份不存在浮置閘之被稱爲分裂通道型之記憶體 單元構造。而且’前述記憶體單元之分裂通道之控制係藉 由控制存在於該分裂通道上之控制閘極（字元線）之電位 而進行。因此，字元線也成爲具有分裂閘極之機能° 然而，在對記億體單元之資料的寫入之際’有必要增 加熱電子之產生以及注入效率。因此*使浮置閘之電位變 大，使通道部之垂直方向之電場增大之同時’使分裂閘極 之電位變低，使通道水平方向之電場增加係極有效果。 但是，在前述文獻1記載之記憶體單元中’分裂閘極 之電位係藉由字元線電位被控制之故’無法獨立控制浮置 閘與分裂閘極之電位。即，不得不藉由字元線之電位控制 浮置閘以及分裂閘極之兩電位有無法同時增加熱電子之 產生以及注入效率之問題。因此’在資料之寫入之際1對 於注入電流，非常大之通道電流流過’有無法同時寫入複 數之記憶體單元之問題。再者”也產生無法獲得高寫入速 度之問題。 又，分裂通道型之記憶體單元中同時增加熱電子之產 (請先閱讀背面之注意事項再填寫本頁) 裝！ —訂·---1--ί# 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐〉-7- 45435 3 A7 ____B7_ 五、發明說明（5 ) (請先閱讀背面之沒意事項再填寫本頁) 生以及注入效率之方法，雖然可以考慮前述文獻2記載之 手段，但是在此方法中，伴隨微細化，產生擴散層與浮置 閘之重疊不易取得之問題。 再者，依據前述文獻3記載之技術，雖可考慮以字元 線控制浮置閘電位之同時，藉由與浮置閘以及控制閘極不 同之第3閘極以控制分裂通道之方法，但是，此技術關於 微細化之檢討、觀點欠缺。 本發明之目的在於提供：適合於微細化、動作速度快 ，而且缺陷密度小之半導.體積體電路裝置以及其製造方法 〇 本發明之前述以及其它之目的與新的特徵，由本詳細 說明書之記述以及所附圖面理應可變明白β 本發明之半導體積體電路裝置係：與浮置閘以及控制 閘極機能不同之第3閘極在存在於與字元線（控制閘極、 第2閘極）以及通道垂直之方向或平行之方向之浮置閘（ 第1閘極）之間隙被埋入存在之構造。 以下開列顯示本發明之槪要。 經濟部智慧財產局員工消費合作社印製 型導 電 2 導第 1 之 第成 之形 面被 主向 之方 板1 基第 體於. 導在 半存 在伸 成延 形， 被內 :井 有於 具及 •以 一—- 井 之 體閘 導 1 半第 ，在在 成成 形形 被被 膜膜 緣緣 絕絕 一—12 ，第第 過過 透透 及及 以以 域極 區閘 體 1 導第 半之 之上 型板 電基 被 地 隙 間 ，3之 極第極 閘，閘 2 極 1 第蘭第 之 3 入 上第埋 極之被 成， 形成 被形 膜被 緣而 絕向 3 方 第1 與第 極於 閘在 1 存 第伸 過延 透係 及極 以閘 成 適 度 尺 張 紙 本 釐 公 I97 2 X 110 2 ( 格 規Μs) N (c 準 標 家 A7 B7 ¢54353 五、發明說明（6 ) (請先閲讀背面之注意事項再填寫本頁) 2 .如前述第1項記載之半導.體積體電路裝置，其中 第1閘極對於第3閘極，對稱地被形成，又，第3閘極對 於第1閘極，對稱地被形成》 3. 具有：被形成在半導體基板之主面之第1導電型 之井，以及於井內，延伸存在於第1方向被形成之第2導 電型之半導體區域，以及透過第1絕緣膜被形成在半導體 基板上之第1閘極，以及透過第2絕緣膜被形成在第1閘 極上之第2閘極，以及第3閘極，第3閘極之端面係透過 第3絕緣膜與相向於鄰接之第1閘極間之端面而平行存在 於第1方向之第1閘極之端面相面對地被形成。 4. 具有：被形成在半導體基板之主面之第1導電型 之井，以及於井內，延伸存在於第1方向被形成之第2導 電型之半導體區域，以及透過第1絕緣膜被形成在半導體 基板上之第1閘極，以及透過第2絕緣膜被形成在第1閘 極上之第2閘極，以及透過第1閘極與第3絕緣膜被形成 之第3閘極，第3閘極之上面係存在於比第1閘極上面還 低之位置。 經濟部智慧財產局具工消費合作社印製 5 .如前述第1〜4項之其中一項記載之半導體積體 電路裝置，其中具有：第1閘極係浮置閘，第2閘極係控 制閘極，第3閘極係抹除閘極_之第1構成，第Γ閘極係浮 置閘，第2閘極係控制閘極，第3閘極係控制分裂通道之 閘極之第2構成，第1閘極係浮置閘，第2閘極係控制閘 極，第3閘極係具有控制抹除閘極與分裂通道之閘極之兩 方之機能之閘極之第3構造之其中一種之構成。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -9 - A7 454353 ____B7__ 五、發明說明（7 ) 6 .如前述第5項記載之半導體積體電路裝置，其中 第3閘極之其之一部份係存在於第2導電型之半導體區域 之上。 (請先閱讀背面之注意事項再填寫本頁) 7.如前述第1〜4項之其中一項記載之半導體積體 電路裝置，其中第1閘極係浮置閘，第2閘極係控制閘極 ’第3閘極係抹除閘極，第3閘極之全面存在於第2導電 型之半導體區域之上。 8 .—種半導體積體電路裝置，具有：被形成在半導 體基板之主面之第1導電型之井，以及被形成在井內之第 2導電型之半導體區域，以及透過第1絕緣膜被形成在半 導體基板上之第1閘極，以及透過第2絕緣膜被形成在第 1閘極上之第2閘極，以及透過第1閘極與第3絕緣膜被 形成之第3閘極，第3閘極係具有控制抹除閘極與分裂通 道之閘極之兩方之機能。 9.前述第1〜8之其中一項記載之半導體積體電路 裝置，其中第3絕緣膜係添加氮之矽氧化膜。 經濟部智慧財產局員工消費合作社印製 1 0 . —種半導體積體電路裝置，具有：被形成在半 導體基板之主面之第1導電型之井，以及被形成在并內之 第2導電型之半導體區域，以-及透過第1絕緣膜被形成在 半導體基板上之第1閘極，以_及透過第2絕緣膜被形成在 第1閘極上之第2閘極，以及透過第1閘極與第3絕緣膜 被形成之第·3閘極，第1絕緣膜之膜厚比第2或第3絕緣 膜之其中任何一方之膜厚都大。 1 1 . 一種半導體積體電路裝置，具有：被形成在半 本紙張尺度適用中國國家標準<CNS)A4規格（210 X 297公釐） -10- 454353 五、發明說明（8 ) 導體基板之主面之第1導電型之并，以及被形成在井內之 第2導電型之半導體區域，以及透過第1絕緣膜被形成在 半導體基板上之第1閘極，以及透過第2絕緣膜被形成在 第1閘極上之第2閘極，以及透過第1閘極與第3絕緣膜 被形成之第3閘極，第2閘極係以多晶矽膜與金屬矽化物 膜之積層膜構成，第3閘極被埋入存在於第1閘極間之間 隙。 1 2 ·.如前述第1 1項記載之半導體積體電路裝置， 其中金屬矽化物膜係鎢矽化物膜。 1 3 · —種半導體積體電路裝置，具有：被形成在半 導體基板之主面之第1導電型之井，以及被形成在井內之 第2導電型之半導體區域，以及透過第1絕緣膜被形成在 半導體基板上之第1閘極，以及透過第2絕緣膜被形成在 第1閛極上之第2閘極，以及透過第1閘極與第3絕緣膜 被形成之第3閘極，第2閘極係以包含金屬膜之積層膜所 構成。 14.如前述第13項記載之半導體積體電路裝置， 其中第2閘極係以多晶矽膜與阻障金屬膜與金屬膜之積層 膜所構成。 1 5 .如前述第1 3或1_4項記載之半導體-積體電路 裝置，其中第3閘極被埋入存在於第1閘極間之間隙。 16 .如前述第1 3、14或1 5項記載之半導體積 體電路裝置，其中阻障金屬膜係屬於鎢膜、鈦膜、鉅膜、 由單體躍遷金屬元素形成之金屬膜或其之氮化物膜或矽化 本紙張又度適用中國國家標準（CNS)A4規格（210 X 297公釐） .11 - (請先閱讀背面之注意事項再填寫本頁) 裝—--訂-----！#-/ 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作钍印製 4 5 4 3 5 3 A7 _B7__ 五、發明說明（9 ) 物膜、或鋁氮化物膜、鈷矽化物膜、鉬矽化物膜、鈦鎢膜 、或彼等之合金膜之其一。 1 7 .如前述第1 1〜1 6項之其中一項記載之半導 體積體電路裝置，其中具有：第1閘極間之間隙以第1閘 極之端面之中平行於第2閘極之延伸存在方向之端面所形 成之第1構成、第1閘極間之間隙以第1閘極之端面之中 垂直於第2閘極之延伸存在方向之端面所形成之第2構成 之其中一種構成。 1 8 · —種半導體積體電路裝置，其係具有：被形成 在半導體基板之主面之第1導電型之井，以及被形成在井 內之第2導電型之半導體區域，以及接續半導體區域被形 成之區域源極線以及區域資料線，以及選擇區域源極線以 及區域資料線之選擇電晶體，以及透過第1絕緣膜被形成 在半導體基板上之第1閘極，以及透過第2絕緣膜被形成 在第1閘極上之第2閘極，以及接續第2閘極被形成之字 元線，以及透過第1閘極與第3絕緣膜被形成，具有與第 1以及第2閘極機能不同之第3閘極之半導體積體電路裝 置，第3閘極之結成一束部係存在於在藉由選擇電晶體構 成之記億體單元區塊內，存在於最接近選擇電晶體之位置 之字元線以及選擇電晶體之閘_之間。 ‘ 1 9 .如前述第1 8項記載之半導體積體電路裝置， 其中在第3閘極之結成一束部份與最接近記憶體單元區塊 內之選擇電晶體存在之字元線之間存在僞閛極。 2 0 .如前述第1 8或1 9項記載之半導體積體電路 . . ) - 3 — II I I--../ · - ^ - I I I---1 -^i--ί !^、- C請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -12- 4 5 4 3 5 3 A7 B7 五、發明說明0〇 ) 裝置，其中具有：存在於記億體單元區塊內之第3閘極之 全部於記憶體單元區塊端之其中一方或兩方被結成一束之 第1構成、存在於記憶體單元區塊內之第3閘極於記憶體 單元區塊端每隔1個地被結成一束之第2構成之其中一種 之構成。 2 1 .如前述第2 0項記載之半導體積體電路裝置·， 其中具有：接觸孔被配置於第3閘極之結成一束部份之第 1構成、第3閘極與僞閘極透過接觸孔與金屬配線被接續 之第2構成之其中一種之構成。 2 2 . —種半導體積體電路裝置之動作方法，其係一 種具有：被形成在半導體基板之主面之第1導電型之井， 以及被形成在井內之第2導電型之半導體區域，以及透過 第1絕緣膜被形成在半導體基板上之第1閘極，以及透過 第2絕緣膜被形成在第1閘極上之第2閘極，以及透過第 1閘極與第3絕緣膜被形成之第3閘極之半導體積體電路 裝置之動作方法，第1導電型之井爲P型，藉由將對於第 3閘極、井以及半導體區域之一方之源極之電位爲正的電 位施加於第2閘極之控制閘極以及半導體區域之另一方之 汲極以進行寫入，藉由將對於控制閘極之電位爲正的電位 施加於第3閘極以進行抹除。_ _ 2 3 . —種半導體積體電路裝置之動作方法，其係一 種具有：被形成在半導體基板之主面之第1導電型之井， 以及被形成在井內之第2導電型之半導體區域，以及透過 第1絕緣膜被形成在半導體基板上之第1閘極，以及透過 本纸張尺度適^令國國家標準（CNS)A4規格（210 X 297公釐） _ Ί3 I ί -------- --------- 1 ! ^ ----------I i I ---^ --i I _______________I (請先閱讀背面之注意事項再填寫本頁) 454353 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（11 ) 第2絕緣膜被形成在第1閘極上之第2閘極，以及透過第 1閘極與第3絕緣膜被形成之第3閘極之半導體積體電路 裝置之動作方法，第1導電型之井爲η型，藉由將對於第 3閘極、井以及半導體區域之一方之源極之電位爲負的電 位施加於第2閘極之控制閘極以及半導體區域之另一方之 汲極以進行寫入，藉由將對於控制閘極之電位爲正的電位 施加於第3閘極以進行抹除。 2 4 .—種半導體積體電路裝置之動作方法，其係一 種具有：被形成在半導體基板之主面之第1導電型之井， 以及被形成在井內之第2導電型之半導體區域，以及透過 第1絕緣膜被形成在半導體基板上之第1閘極，以及透過 第2絕緣膜被形成在第1閘極上之第2閘極，以及透過第 1閘極與第3絕緣膜被形成之第3閘極之半導體積體電路 裝置之動作方法，第1導電型之井爲Ρ型，藉由將對於第 3閘極、井以及半導體區域之一方之源極之電位爲正的電 位施加於第2閘極之控制閘極以進行寫入，藉由將對於控 制閘極之電位爲正的電位施加於第3閘極以進行抹除。 2 5 .—種半導體積體電路裝置之動作方法，其係一 種具有：被形成在半導體基板之主面之第1導電型之井’ 以及被形成在井內之第2導電型之半導體區域’以及透過 第1絕緣膜被形成在半導體基板上之第1閘極，以及透過 第2絕緣膜被形成在第1閘極土之第2閘極，以及透過第 1閘極與第3絕緣膜被形成之第3閘極之半導體積體電路 裝置之動作方法，第.1導電型之井爲Ρ型’藉由將對於第 本紙張尺度適用中囷國家標準（CNS)A4規格（210x 297公釐） _ 14 · (請先閱讀背面之注意事項再填寫本頁) .裝-------1 訂--------# 454353 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（12 ) 3閛極、井以及半導體區域之一方之源極之電位爲正的電 位施加於第2閘極之控制閘極以及半導體區域之另一方之 汲極以進行寫入，藉由將對於井之電位爲負的電位施加於 控制閘極、使第3閘極之電位爲Ο V以進行抹除。 2 6 . —種半導體積體電路裝置之動作方法，其係一 種具有：被形成在半導體基板之主面之第1導電型之井， 以及被形成在井內之第2導電型之半導體區域，以及透過 第1絕緣膜被形成在半導體基板上之第1閘極，以及透過 第2絕緣膜被形成在第1閘極上之第2閘極，以及透過第 1閘極與第3絕緣膜被形成之第3閘極之半導體積體電路 裝置之動作方法，第1導電型之井爲p型，藉由將對於第 3閘極、井以及半導體區域之一方之源極之電位爲正的電 位施加於第2閘極之控制閘極以及半導體區域之另一方之 汲極以進行寫入，藉由將對於控制閘極之電位爲正的電位 施加於井以進行抹除。 2 7 .—種半導體積體電路裝置之動作方法，其係一 種具有：被形成在半導體基扳之主面之第1導電型之井， 以及被形成在井內之第2導電型之半導體區域，以及透過 第1絕綠膜被形成在半導體基板上之第1閘極，以及透過 第2絕緣膜被形成在第1閘極i之第2閘極，以*及透過第 1閘極與第3絕緣膜被形成之第3閘極之半導體積體電路 裝置之動作方法，第1導電型之井爲η型，藉由將對於第 3閘極、井以及半導體區域之一方之源極之電位爲負的電 位施加於第2閘極之控制閘極以及半導體區域之另一方之 <請先閱讀背面之注意事項再填寫本頁) --------訂---------# 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -15- 4 543 5 3 A7 _B7 五、發明說明（13 ) 汲極以進行寫入，藉由將對於井之電位爲負的電位施加於 控制閘極、使第3閘極之電位爲〇 V以進行抹除。 (請先閱讀背面之注意事項再填寫本頁) 2 8 . —種半導體積體電路裝置之動作方法’其係一 種具有：被形成在半導體基板之主面之第1導電型之井， 以及被形成在井內之第2導電型之半導體區域，以及透過 第1絕緣膜被形成在半導體基板上之第1閘極，以及透過 第2絕緣膜被形成在第1閘極上之第2閘極’以及透過第 1閘極與第3絕緣膜被形成之第3閘極之半導體積體電路 裝置之動作方法，第1導電型之井爲η型，藉由將對於第 3閘極、井以及半導體區域之一方之源極之電位爲負的電 位施加於第2閘極之控制閘極以及半導體區域之另一方之 汲極以進行寫入，藉由將對於控制閘極之電位爲正的電位 施加於井以進行抹除。 經濟部智慧財產局員工消費合作社印製 2 9 . —種半導體積體電路裝置之動作方法，其係一 種具有：被形成在半導體基板之主面之第1導電型之井， 以及被形成在井內之第2導電型之半導體區域，以及透過 第1絕緣膜被形成在半導體基板上之第1閘極|以及透過 第2絕緣膜被形成在第1閘極上之第2閘極，以及透過第 1閘極與第3絕緣膜被形成之第3閛極之半導體積體電路 裝置之動作方法，第1導電型_之井爲Ρ型，藉由^對於井 以及半導體區域之一方之源極之電位爲正的電位施加於第 2閘極之控制閘極、第3閘極以及半導體區域之另一方之 汲極以進行寫入，藉由將對於控制閘極之電位爲正的電位 施加於第3閘極以進行抹除。 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公爱） -16- 454353 五、發明說明（14 ) 3 0 . —種半導體積體電路裝置之動作方法，其係一 種具有：被形成在半導體基板之主面之第1導電型之井， 以及被形成在井內之第2導電型之半導體區域，以及透過 第1絕緣膜被形成在半導體基板上之第1閘極，以及透過 第2絕緣膜被形成在第1閘極上之第2閘極，以及透過第 1閘極與第3絕緣膜被形成之第3閘極之半導體積體電路 裝置之動作方法，第1導電型之井爲P型，藉由將對於井 以及半導體區域之一方之源極之電位爲正的電位施加於第 2閘極之控制閘極、第3閘極以及半導體區域之另一方之 汲極以進行寫入，藉由將對於井之電位爲負的電位施加於 控制閘極以進行抹除。 3 1 . —種半導體積體電路裝置之動作方法，其係一 種具有：被形成在半導體基板之主面之第1導電型之井， 以及被形成在井內之第2導電型之半導體區域，以及透過 第1絕緣膜被形成在半導體基板上之第1閘極，以及透過 第2絕綠膜被形成在第1閘極上之第2閘極，以及透過第 1閘極與第3絕緣膜被形成之第3閘極之半導體積體電路 裝置之動作方法，第1導電型之井爲p型，藉由將對於井 以及半導體區域之一方之源極之電位爲正的電位施加於第 2閘極之控制閘極、第3閘極_以及半導體區域之、一方之 汲極以進行寫入，藉由將對於控制閘極之電位爲正的電位 施加於井以進行抹除。 - 3 2 . —種半導體積體電路裝置之動作方法，其係一 種具有：被形成在半導體基板之主面之第1導電型之井， (請先閱讀背面之注意事項再填寫本頁) --I -----訂- - -------,#'.. 眭濟茚智慧財產局員X消費合作往印製 本紙張尺度適用中國國家標準（CNS>A4規格（210 x 297公釐〉 -17- A7 454353 __B7___ 五、發明說明（15 ) (請先閲讀背面之注意事項再填寫本頁) 以及被形成在井內之第2導電型之半導體區域，以及透過 第1絕緣膜被形成在半導體基板上之第1閘極，以及透過 第2絕緣膜被形成在第1閘極上之第2閘極，以及透過第 1閘極與第3絕緣膜被形成之第3閘極之半導體積體電路 裝置之動作方法，第1導電型之井爲p型，藉由將對於井 以及半導體區域之一方之源極之電位爲正的電位施加於第 2閘極之控制閘極、第3閘極以及半導體區域之另一方之 汲極以進行寫入，藉由將對於控制閘極之電位爲正的電位 施加於源極或汲極之一方以進行抹除。 3 3 . —種半導體積體電路裝置之動作方法，其係一 種具有：被形成在半導體基板之主面之第1導電型之井， 以及被形成在井內之第2導電型之半導體區域，以及透過 第1絕緣膜被形成在半導體基板上之第1閘極，以及透過 第2絕緣膜被形成在第1閘極上之第2閘極，以及透過第 1閘極與第3絕緣膜被形成之第3閘極之半導體積體電路 裝置之動作方法，第1導電型之井爲η型，藉由將對於井 以及半導體區域之一方之源極之電位爲負的電位施加於第 2閘極之控制閘極、第3閘極以及半導體區域之另一方之 汲極以進行寫入，藉由將對於g制閘極之電位爲芷的電位 施加於第3閘極以進行抹除。 ' 3 4 . —種半導體積體電路裝置之動作方法，其係一 種具有：被形成在半導體基板之主面之第1導電型之井， 以及被形成在井內之第2導電型之半導體區域，以及透過 第1絕緣膜被形成在半導體基板上之第1閘極’以及透過 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） - 18 - 經濟部智慧財產局員工消費合作社印製 454353 A7 _B7 __ 五、發明說明（16 ) 第2絕緣膜被形成在第1閘極上之第2閘極，以及透過第 1閘極與第3絕緣膜被形成之第3閘極之半導體積體電路 裝置之動作方法，第1導電型之井爲η型，藉由將對於井 以及半導體區域之一方之源極之電位爲負的電位施加於第 2閘極之控制閘極、第3閘極以及半導體區域之另一方之 汲極以進行寫入，藉由將對於井之電位爲負的電位施加於 控制閘極以進行抹除。 3 5 · —種半導體積體電路裝置之動作方法，其係一 種具有：被形成在半導體基板之主面之第1導電型之井， 以及被形成在井內之第2導電型之半導體區域，以及透過 第1絕緣膜被形成在半導體基板上之第1閘極，以及透過 第2絕緣膜被形成在第1閘極上之第2閘極，以及透過第 1閘極與第3絕緣膜被形成之第3閘極之半導體積體電路 裝置之動作方法，第1導電型之井爲η型，藉由將對於井 以及半導體區域之一方之源極之電位爲負的電位施加於第 2閘極之控制閘極、第3閘極以及半導體區域之另一方之 汲極以進行寫入，藉由將對於控制閘極之電位爲正的電位 施加於井以進行抹除。 3 6 .如前述第2 2〜3 5項之其中一項記載之半導 體積體電路裝置之動作方法，_其中寫入之際’第、閘極之 電位的絕對値比控制閘極之電位的絕對値小° 3 7 .如前述第2 2〜3 5項之其中一項記載之半導 體積體電路裝置之動作方法，其中藉由寫入被形成之臨界 値之分布係4準位以上。 -----!/ .裝 ------訂-----# {請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -19- A7 B7 454353 五、發明說明（17 ) 3 8 .—種半導體積體電路裝置之製造方法，其係包 含：（a)在半導體基板中形成第1導電型之井之工程， 以及（b )透過第1絕緣膜在半導體基板上形成成爲第1 閘極之條紋狀之圖案之工程，以及（c )於井中形成對於 圖案平行延伸存在之第2導電型之半導體區域之工程，以 及（d )在藉由條紋狀之圖案所形成之間隙形成第3絕緣 膜，再者，埋入圖案之間隙地形成第3閘極之工程，以及 (e )形成延伸存在於與條紋狀之圖案垂直之方向之第2 閘極圖案之工程。 3 9 ·如前述第3 8項記載之半導體積體電路裝置之 製造方法，其中成爲第1閘極之條紋狀之圖案被加工爲對 於第3閘極爲對稱存在，又，第3閘極被加工爲對於成爲 第1閘極之條紋狀之圖案爲對稱存在。 4 0 .如前述第3 8項記載之半導體積體電路裝置之 製造方法，其中第3閘極對於條紋狀之圖案係自我對準地 被形成。 4 1 .—種半導體積體電路裝置之製造方法，其係包 含：（a)在半導體基板中形成第1導電型之井之工程， 以及（b )透過第1絕緣膜在半導體基板上形成第1閘極 之工程，以及（c )於井中形_成第2導電型之半_導體區域 之工程，以及（d )在藉由第1閘極所形成之間隙形成第 3絕緣膜，再者，埋入圖案之間隙地形成第3閘極之工程 ，以及（e )形成第2閘極圖案之工程，第3閘極之表面 成爲比第1閘極之表面還低之位置地加工第3閘極。 (請先閱讀背面之注意事項再填寫本頁)
;裝-------—訂·-------I 齊 I才 t 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 20 454353 Α7 __ Β7 五、發明說明（18 ) (請先閱讀背面之注意事項再填寫本頁) 4 2 ·如前述第3 8〜4 1項之其中一項記載之半導 體積體電路裝置之製造方法，其中具有：第3閘極被形成 爲其之全面存在於第2導電型之半導體區域上之第1方法 ，第3閘極被形成爲其之一部份存在於第2導電型之半導 體區域之上之第2方法之其中一種方法。 4 3 .如前述第3 8〜4 1項之其中一項記載之半導 體積體電路裝置之製造方法，其中第3閘極被形成爲其之 一部份存在於第2導電型之半導體區域之上，藉由斜離子 植入法形成第2導電型之半導體區域。 4 4 .如前述第3 8〜4 1項之其中一項記載之半導 體積體電路裝置之製造方法，其中第3絕緣膜係添加氮之 矽氧化膜。 4 5 . —種半導體積體電路裝置之製造方法，其係一 種具有：被形成在半導體基板之主面之第1導電型之井， 以及被形成在井內之第2導電型之半導體區域，以及透過 第1絕緣膜被形成在半導體基板上之第1聞極，以及透過 第2絕緣膜被形成在第1閘極上之第2閘極，以及透過第 1閘極與第3絕緣膜被形成之第3閘極之半導體積體電;路 裝置之製造方法，設第2閘極芦多晶矽膜與金屬砂化物膜 之積層膜，第2閘極之形成爲秦3閘極之形成後之工程。 46 .如前述第4 5項記載之半導體積體電路裝置之 製造方法，其中金屬矽化物膜係鎢矽化物膜。 4 7· —種半導體積體電路裝置之製造方法， 種具有：被形成在半導體基板之主面之第1導電型之井， 本紙張尺度適用令國國家標準（CNS)A4規格（210x297公釐） -21 - 454353 A7 B7 齊 % !才 t h 五、發明說明（19 ) 以及被形成在井內之第2導電型之半導體區域，以及透過 第1絕緣膜被形成在半導體基板上之第1閘極，以及透過 第2絕緣膜被形成在第1閘極上之第2閘極，以及透過第 1閘極與第3絕緣膜被形成之第3閘極之半導體積體電路 裝置之製造方法，第2閘極係以包含金屬膜之積層膜所構 成。 4 8 .如前述第4 7項記載之半導體積體電路裝置之 製造方法，其中第2閘極係以多晶矽膜與阻障金屬膜與金 屬膜之積層膜所構成。. 4 9 ·如前述第.4 7或4 8項記載之半導體積體電路 裝置之製造方法，其中第2閘極係第3閘極被埋入於第1 閘極間之間隙而存在。 5 0 .如前述第4 7項記載之半導體積體電路裝置之 製造方法，其中其中阻障金屬膜係屬於鎢膜、鈦膜、钽膜 、由單體躍遷金屬元素形成之金屬膜或其之氮化物膜或矽 化物膜、或鋁氮化物膜、鈷矽化物膜、鉬矽化物膜、鈦鎢 膜、或彼等之合金膜之其一》 5 1 . —種半導體積體電路裝置，其係具有：被形成 在半導體基板之主面之第1導電型之井，以及被形成在井 內之第2導電型之半導體區域_，以及接續半導體區域被形 成之區域源極線以及區域資料線，以及選擇區域源極線以 及區域資料線之選擇電晶體，以及透過第1絕緣膜被形成 在半導體基板上之第1閘極，以及透過第1閘極與第2絕 緣膜被形成之第2閘極，以及接續第2閘極被形成之字元 (請先閱讀背面之注^^項再填寫本頁) 裝--------訂---------· 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -22- 經濟部智慧財產局員工消費合作社印製 154353 五、發明說明（2〇 ) 線，以選擇電晶體被區分之區域源極線以及區域資料線上 之記憶體單元構成記憶體單元區塊’記億體單元區塊被排 列於字元線方向，構成記憶體單元陣列之半導體積體電路 裝置，在夾住記億體單元區塊之兩側具有被配置於與字元 線同一方向之各1條之電源線’區域源極線以及區域資料 線透過選擇電晶體，被與電源線之—方以及被配置於垂直 於字元線之方向之信號線接續’或被接續於電源線之兩方 〇 5 2 .如前述第5 1項記載之半導體積體電路裝置， 其中具有：區域資料線之中之一個區域資料線透過選擇電 晶體被接續於電源線與信號線之兩方之第1構成，區域資 料線之中之一個區域資料線在記億體單元區塊之一端透過 選擇電晶體被接續於信號線，鄰接於一個之區域資料線之 鄰接區域資料線在記憶體單元區塊之另一端透過選擇電晶 體被接續於信號線之第2構成之其中一種之構成。 5 3 .如前述第5 2項記載之半導體積體電路裝置， 其中區域資料線之中之一個之區域資料線在記憶體單元區 塊之一端透過選擇電晶體被接續於信號線，在記憶體單元 區塊之另一端透過選擇電晶體被接續於電源線。 5 4 ·如前述第5 3項記_載之半導體積體電'路裝置， 其中具有：接續配置於垂直於字兀線之延伸存在方向之信 號線與被配置於第η號（η爲整數）之區域資料線之第 選擇電晶體、接續在記憶體單兀區塊之一端配置於與字元; 線同一方向之電源線與第η+1號之區域資料線之第2選 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -23- (請先閱讀背面之注意事項再填寫本頁) -----訂---------碑L·- 454353 Α7 Β7 五、發明說明（21 ) 擇電晶體、接續信號線與第η + 1號之區域資料線之第3 選擇電晶體、以及接續在記憶體單元區塊之另一端配置於 與字元線同一方向之電源線與第η號之區域資料線之第4 選擇電晶體，第1以及第2選擇電晶體之閘極信號係同一 信號，第3以及第4選擇電晶體之閘極信號係同一信號。 5 5 .如前述第5 1項記載之半導體積體電路裝置， 其中具有：被接續於區域源極線與區域資料線之選擇電晶 體之閘極信號爲同一信號之第1構成、被接續於區域源極 線之全部的選擇電晶體之閘極信號爲同一信號之第2構成 之其中一種之構成。 5 6 .—種半導體積體電路裝置，其係具有：被形成 在半導體基板之主面之第1導電型之井，以及被形成在井 內之第2導電型之半導體區域，以及接續半導體區域被形 成之區域源極/資料線，以及選擇區域源極/資料線之選 擇電晶體’以及透過第1絕緣膜被形成在半導體基板上之 第1閘極，以及透過第1閘極與第2絕緣膜被形成之第2 閘極’以及接續第2閘極被形成之字元線，以選擇電晶體 被區分之區域源極/資料線上之記憶體單元構成記憶體單 元區塊，記憶體單元區塊被排列於字元線方向，構成記憶 體單元陣列’區域源極/汲極_線在其作爲記憶體單元之區 域源極線動作之情形’作爲鄰接記憶體單元之區域資料線 動作之半導體積體電路裝置，在夾住記憶體單元區塊之兩 側具有被配置於與字元線同一方向之.各1條之電源線， 區域源極/資料線透過選擇電晶體，被與電源線之中之其 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -24- (請先閱讀背面之注意事項再填寫本頁) 裝--------訂-----.----#, 4543 5 3 at _____ Β7 五、發明說明（22 ) 中一方以及電源線之兩方接續。 C請先間讀背面之注意事項再填寫本頁) 5 7 ·如前述第5 6項記載之半導體積體電路裝置， 其中具有：第η號（η爲整數）之區域源極/資料線在記 憶體單元區塊之一端透過選擇電晶體被接續於信號線，第 η + 1號之區域源極/資料線在記憶體單元區塊之另一端 透過選擇電晶體被接續於信號線之第1構成、第η號（ η 爲整數）之區域源極/資料線在記憶體單元區塊之一端透 過選擇電晶體被接續於電源線，第η + 1號之區域源極/ 資料線在記憶體單元區塊之另一端透過選擇電晶體被接續 於電源線之第2構成之其中一種之構成。 5 8 .如前述第5 6或5 7項記載之半導體積體電路 裝置，其中1條之區域源極/資料線在記億體單元區塊之 一端透過選擇電晶體被接續於信號線，在記億體單元區塊 之另一端透過選擇電晶體被接續於電源線。 經濟部智慧財產局員工消費合作社印製 5 9 .如前述第5 8項記載之半導體積體電路裝置， 其中具有：接續配置於垂直於字元線之方向之信號線與第 η號（η爲整數）之區域源極/資料線之第1選擇電晶體 、接續在記憶體單元區塊之一端配置於與字元線同一方向 之電源線與第η + 1號之區域_極/資料線之第2選擇電 晶體、接續信號線與第η + 1 _號之區域源極/資料線之第 3選擇電晶體、以及接續在記憶體單元區塊之另—端配置 於與字元線同一方向之電源線與第η號之區域源極/資料 線之第4選擇電晶體1第1以及第2選擇電晶體之閘極信 號係同一信號’第3以及第4選擇電晶體之閘極信號係同 本紙張尺度適用中國國家標準（CNS)A4規格（210 χ 297公釐)-25- 經濟邹智慧財產局員工消費合作杜印製 4 543 5 3 A? B7 五、發明說明（23 ) 一信號。 6 0 如前述第5 6〜5 9項之其中一項記載之半導 體積體電路裝置，其中具有：配置於與字元線垂直之方向 之1條之信號線爲區域源極/資料線2條份共用之第1構 成、在透過選擇電晶體接續區域源極/資料線與信號線之 情形，與選擇電晶體之區域源極/資料線不同側之半導體 區域與信號線之接續部份在2個之記憶體單元區塊間共用 之第2構成、電源線在2個之記億體單元區塊間共用之第 3構成之其中一種之構成。 6 1 . —種半導體積體電路裝置，其係具有：被形成 在半導體基板之主面之第1導電型之井，以及被形成在井 內之第2導電型之半導體區域，以及接續半導體區域被形 成之區域源極/資料線，以及選擇區域源極/資料線之選 擇電晶體，以及透過第1絕緣膜被形成在半導體基板上之 第1閘極，以及透過第1閘極與第2絕緣膜被形成之第2 閘極，以及接續第2閘極被形成之字元線，以及透過第1 閘極與第3絕緣膜被形成，與第1以及第2閘極機能不同 之第3閘極，以選擇電晶體被區分之區域源極線以及區域 資料線上之記憶體單元構成記憶體單元區塊，記憶體單元 區塊被排列於字元線方向，構_成記億體單元陣列'之半導體 積體電路裝置，第3閘極之結成一束部存在於最接近選擇 電晶體之位置之字元線以及選擇電晶體之閘極之間’存在 於記憶體單元區塊內之第3閘極在記憶體單元區塊端每隔 1條地被結成一束，在夾住記憶體單元區塊之兩側具有被 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -26 - {請先閱讀背面之注意事項再填寫本頁)
454353 A7 B7_ 五、發明說明（24 ) 配置於與字元線同一方向之各1條之電源線’以及配置於 與字元線垂直之方向之信號線’區域源極/資料線透過選 擇電晶體，被與電源線之中之其中一方以及信號線之兩方 接續。 6 2 .如前述第6 1項記載之半導體積體電路裝置， 其中具有：第n號（η爲整數）之區域源極/資料線在記 憶體單元區塊之一端透過選擇電晶體被接續於信號線’第 η + 1號之區域源極/資料線在記億體單元區塊之另一端 透過選擇電晶體被接續於信號線之第1構成、第η號（η 爲整數）之區域源極/資料線在記億體單元區塊之一端透 過選擇電晶體被接續於電源線，第η + 1號之區域源極/ 資料線在記憶體單元區塊之另一端透過選擇電晶體被接續 於電源線之第2構成之其中一種之構成。 6 3 .如前述第6 1或6 2項記載之半導體積體電路 裝置，其中1條之區域源極/資料線在記億體單元區塊之 一端透過選擇電晶體被接續於信號線，在記憶體單元區塊 之另一端透過選擇電晶體被接續於電源線。 6 4 .如前述第6 3項記載之半導體積體電路裝置， 其中具有：接續配置於垂直於字元線之方向之信號線與第
V η號（η爲整數）之區域源極資料線之第1選*電晶體 、接續在記億體單元區塊之一端配置於與字元線同一方向 之電源線與第η + 1號之區域源極/資料線之第2選擇電 晶體、接續信號線與第η + 1號之區域源極/資料線之第 3選擇電晶體、以及接續在記億體單元區塊之另一端配置 (請先閱讀背面之注意事項再填寫本頁) 裝！ f訂---------： 瘦齋郎皆B讨轰笱員v4消費合阼：； 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -27- 經濟部智慧財產局員工消費合作社印製 454353 A7 _______B7 _ 五、發明說明（25 ) 於與字元線同一方向之電源線與第η號之區域源極/資料 線之第4選擇電晶體，第1以及第2選擇電晶體之閘極信 號係同一信號，第3以及第4選擇電晶體之閘極信號係同 一信號。 6 5 ·如前述第6 1〜6 4項記載之半導體積體電路 裝置，其中具有：配置於與字元線垂直之方向之1條之信 號線爲區域源極/資料線2條份共用之第1構成、在透過 選擇電晶體接續區域源極/資料線與信號線之情形，與選 擇電晶體之區域源極/資料線不同側之半導體區域與信號 線之接續部份在2個之記憶體單元區塊間共用之第2構成 、電源線在2個之記憶體單元區塊間共用之第3構成、區 域源極/資料線透過選擇電晶體與配置在與字元線垂直之 方向之信號線接續，在信號線接續讀出電路，接續於第η 號（η爲整數）之信號線之讀出電路在由複數之記憶體單 元區塊形成之記憶體單元陣列之一端接續，接續於第η + 1號之信號線之讀出電路在記憶體單元陣列之另一端接續 之第4構成、在透過選擇電晶體被與區域源極/資料線接 續之信號線與讀出電路之間設置開關，藉由切換開關，使 1個之讀出電路爲複數之信號線共用之第5構成之其中一 種之構成β 6 6 .—種半導體積體電路裝置，其係具有：被形成 在半導體基板之主面之第1導電型之井，以及被形成在井 內之第2導電型之半導體區域，以及接續半導體區域被形 成之區域源極/資料線，以及選擇區域源極/資料線之選 本紙張尺度適用中國國家標準（CNS)A4規格（210 χ 297公釐） -28 - I -------，裝---- (請先閲讀背面之注杳心事項再填寫本頁) tr---------參 454353 A7 _ B7 五、發明說明（26 ) 擇電晶體，以及透過第1絕緣膜被形成在半導體基板上之 第1閘極，以及透過第1閘極與第2絕緣膜被形成之第2 閘極，以及接續第2閘極被形成之字元線，以及透過第1 閘極與第3絕緣膜被形成，與第1以及第2閘極機能不同 之第3閘極，以選擇電晶體被區分之區域源極線以及區域 資料線上之記憶體單元構成記憶體單元區塊，記憶體單元 區塊被排列於字元線方向，構成記憶體單元陣列之半導體 積體電路裝置，第3閘極之結成一束部存在於最接近選擇 電晶體之位置之字元線以及選擇電晶體之閘極之間’存在 於記憶體單元區塊內之第3閘極在記憶體單元區塊端每隔 1條地被結成一束，在夾住記憶體單元區塊之兩側具有被 配置於與字元線同一方向之各1條之電源線，以及配置於 與字元線垂直之方向之信號線，區域源極/資料線透過選 擇電晶體，被與電源線以及信號線之兩方接續。 6 7 .如前述第6 6項記載之半導體積體電路裝置， 其中具有：區域源極/資料線透過選擇電晶體接續於信號 線，接續全部在記憶體單元區塊之一端進行之第1構成、 區域源極/資料線透過選擇電晶體在單元區塊之一端與配 置於與字元線同一方向之電源線接續，接續全部在記憶體 單元區塊之一端進行之第2構&之其中一種之構成_。 6 8 .如前述第6 6或6 7項記載之半導體積體電路 裝置，其中1條之區域源極/資料線在記憶體單元區塊之 一端透過選擇電晶體被接續於信號線，在記憶體單元區塊 之另一端透過選擇電晶體被接續於電源線。 本紙張尺度適用中國國家標準.(CNS)A4規格（210 X 297公爱）_ 29- (請先閱讀背面之注意事項再填寫本頁) ------— I 訂------I ! 經濟部智慧財產局員工消費合作社印製 454353 A7 B7 五、發明說明（27 ) <請先閱讀背面之注意事項再填寫本頁) 6 9 .如前述第6 8項記載之半導體積體電路裝置’ 其中具有：接續配置於垂直於字元線之方向之信號線與第 η號（η爲整數）之區域源極/資料線之第1選擇電晶體 、接續信號線與第η + 1號之區域源極/資料線之第2選 擇電晶體、接續在記憶體單元區塊之另一端配置於與字元 線同一方向之電源線與第η號之區域源極/資料線之第3 選擇電晶體、以及接續信號線與第η十1號之區域源極/ 資料線之第4選擇電晶體，全部之第1選擇電晶體之閘極 信號爲同一信號，全部之第2選擇電晶體之閘極信號係同 一信號，全部之第3選擇電晶體之閘極信號爲同一信號’ 全部之第4選擇電晶體之閘極信號係同—信號，第3以及 第4選擇電晶體之閘極信號係不同之信號。 經濟部智慧財產局員工消費合作社印製 7 〇 .如前述第6 6〜6 9項之其中一項記載之半導 體積體電路裝置，其中具有：信號線爲區域源極/資料線 2條份共用之第1構成、在透過選擇電晶體接續區域源極 /資料線與信號線之情形，與選擇電晶體之區域源極/資 料線不同側之半導體區域與信號線之接續部份在2個之記 億體單元區塊間共用之第2構成、電源線在2個之記憶體 單元區塊間共用之第3構成、區域源極/資料線透過選擇 電晶體與信號線接續，在信號線接續讀出電路，接續於第 η號（η爲整數）之信號線之讀出電路在由複數之記憶體 單元區塊形成之記憶體單元陣列之一端接續’接續於第η + 1號之信號線之讀出電路在記億體單元陣列之另—端接 續之第4構成、在透過選擇電晶體被與區域源極/資料線 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -30- 4543 5 3 Δ„ Α7 _ Β7 五、發明說明（28 ) (請先間讀背面之注意事項再填寫本頁) 接續之信號線與讀出電路之間設置開關，藉由切換開關’ 使1個之讀出電路爲複數之信號線共用之第5構成之其中 一種之構成。 7 1 . —種半導體積體電路裝置，其係具有：被形成 在半導體基板之主面之第1導電型之井，以及在井內第1 方向延伸存在被形成之第2導電型之半導體區域，以及透 過第1絕緣膜被形成在半導體基板上之第1閘極，以及透 過第2絕緣膜被形成在第1閘極上之第2閘極，以及接續 第2閘極被形成之字元線，以及透過第1閘極與第3絕緣 膜被形成之第3閘極，第3閘極係被埋入存在於與字元線 垂直之方向之第1閘極之間隙而形成之半導體積體電路裝 置，驅動第3閘極用之解碼器被配置於字元線之延伸存在 方向。 經濟部智慧財產局員工消費合作社印製 7 2 .如前述第7 1項記載之半導體積體電路裝置， 其中具有：驅動第3閘極用之解碼器係配置於記憶體單元 陣列之一端之第1構成、驅動第3閘極用之解碼器鄰接配 置於選擇由存在於以選擇電晶體所包圍之複數之字元線上 之記憶體單元陣列所形成之記憶體單元區塊用之區塊解碼 器之第2構成、驅動第3閘極用之解碼器係與選擇記憶體 單元區塊用之區塊解碼器鄰接，夾住記億體單元'陣列配置 於兩端之第3構成之其中一種之構成。 7 3 .如前述第2 0項記載之半導體積體電路裝置， 其中第3閘極係被埋入存在於與字元線垂直之方向之第1 閘極之間隙而形成，驅動第3閘極用之解碼器係被配置於 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） -31 - L 5 4 3 5 3 Α7 Β7 五、發明說明（29 ) 字元線之延伸存在方向β (請先閱讀背面之注意事項再填寫本頁) 7 4 .如前述第7 3項記載之半導體積體電路裝置， 其中具有：驅動第3閘極用之解碼器係配置於記億體單.元 陣列之一端之第1構成、驅動第3閘極用之解碼器係鄰接 於選擇記憶體單元區塊用之區塊解碼器而被配置之第2構 成、驅動第3閘極用之解碼器係與選擇記憶體單元區塊用 之區塊解碼器鄰接，夾住記億體單元陣列配置於兩端之第 3構成之其中一種之構成。 7 5 .如前述第1 8或1 9項記載之半導體積體電路 裝置，其中存在於記憶體單元區塊內之第3閘極之全部在 記憶體單元區塊端之其中一方或兩方被結成一束，第3閘 極之選擇信號係由記憶體單元區塊之選擇信號產生。 經濟部智慧財產局員工消費合作社印製 7 6 .如前述第1 8或1 9項記載之半導體積體電路 裝置，其中具有：存在於記憶體單元區塊內之第3閘極之 全部在記憶體單元區塊端之其中一方或兩方被結成一束， 第3閘極之選擇信號係由記憶體單元區塊之選擇信號以及 將記億體單元區塊更細分爲2用之信號產生之第1構成、 第3閘極之選擇信號係由選擇電晶體之閘極選擇信號產生 之第2構成之其中一種之構成， 前述以及其它形態、優點-、操作方法以及本發明之特 徵，可由下述詳細說明以及所附圖面變得明白. 合適實施形態之說明 以下’依據圖面詳細說明本發明之實施形態。又，於 -32- 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 29*j公楚） 4543 5 3 A7 __B7__ 五、發明說明（30 ) 說明實施形態用之全圖中，具有同一機能之構件被賦予相 同之標號*省略其之重複說明。 <請先閱讀背面之注意事項再填寫本頁) <實施形態1 > 圖1係顯示本發明之實施形態1之半導體積體電路裝 置之一例之_一部份平面圖。圖2 (.a ) 、 （ b )以及（c )各各係圖1之A - A -、B — B >以及C 一 C '線剖面 圖。又，於圖1之平面圖中，爲了使圖面容易觀看，於各 構件施以剖面線，一部份之構件被省略。 本實施形態之半導體積體電路裝置係具有所請之快閃 記憶體之記億體單元，此記億體單元具有：被形成在半導 體基板1 0 0之主面之井1 0 1中之源極/汲極擴散層 1 0 5、第1閘極（浮置閘）1 0 3 b、第2閘極（控制 閘極）1 1 1 a、以及第3閘極1 07a。各記憶體單元 之控制閘極（第2閘極）1 1 1 a被接續於行方向（X方 向），形成字元線W L。 浮置閘（第1閘極）1 0 3 b與井1 0 1藉由閘極絕 緣膜（第1絕緣膜）1 0 2 .、浮置閘1 0 3 b與第3閘極 1 0 7 a藉由絕緣膜（第3絕緣膜）1 0 6 a、浮置閘 1 0 3 b與字元線（控制閘極_) 1 1 1 a藉由絕‘膜（第 2絕緣膜）ll〇a、第3閘極107a與字元線111 a藉由絕緣膜108a分別被分離。 源極/汲極擴散層1 0 5被配置爲在垂直於字元線 1 1 1 a之延伸存在方向（X方向）之方向（y方向）延 本紙張尺度適用中國國家標準（CNS>A4規格（210 X 297公釐） :33-
奸.斧体& 1 f 1画料ΐ cozs) A办來本CMlo X 297 Θ输) I 3卬I 01 0) 0) Μ, / $a^d^ra^ (3W > 0 0 0 Mr——蠢蚪Φ』到函 。 Ο 1 > 掛准：一 O 辟歲强 1 2 2 3 s s I i i 8 H i i 1 ^ 102 ( — 3 (a w) ： ® i > 贫||3|恶热 — — 爾 31 O 3 13^1$ ( P ) o WI^Nt-A^SH o ^ (團 3 ct>) ) 。落 你跑苟満一 031荀蒸冷藏104讣藤麵_^$普^1它商通 nvoinllernieal Vapor Deposition "A4::: . _^·ΠΙΐ5ί:: )。 i i > 稱牆雜黑1滿聋 > SI冷3肆遂— Yt 満 1 O 4¾啾齣苟—1 Ο 3。— fflltb麵長冷-苟iYti 一 〇 4 —啾Ο 3 热—资麵沒— 1 Ο 4 哳迦 ^ S Η ο ω » ( 國 3 co> ) 。资麯庚11〇払3溫你制 ί：^彌一 〇 3 0¾¾¾挪掛亙辟審观掛薛 U 薄画普-rt:i 1 β ^ 。 0 Μ 離丑麗中 辟 M syl (A S ) ^ $ β β ^ SSSMP^^li\^i^i8-i Η 05 < 函 3 ( d ) ) 。—繫，W 1 Ο 5 夺B 8 s S挪3 N I I難热赠I難Μ I雜 0 Ο 4 al 啾 1 Ο 3 — 器，i._l Ο 5 聲该唞’资満 1 Ο 3 a 皿郑聲.薛^¾¾。w " 苟麯茂玀一 O 4 al唞 ^ ^N S Η Ο 3 a 掛^:^-迸辟審观併甚露读强1察齊萍Μ讳 > i魏il Ο 5 掛辟ΐ观掛薛盡逮免。 ^ * 併讲Η礎(银麯-i-tl彌 1 〇 4 a 溫 i |·.......*4.......{! 、麵---- A7 B7 454353 五、發明說明（33 ) (請先閱讀背面之注意事項再填寫本頁) 多晶矽膜1 0 3 a )不包含金屬膜或金屬化合物之故，在 此蝕刻工程後之洗淨工程中，不會有金屬溶出，溶出金屬 再度附著於被蝕刻構件之壁面。因此，在下一工程說明之 絕綠膜1 0 6不會包含金屬（不純物），可以抑制絕綠膜 1 0 6之缺陷、提高信賴性。 接著，藉由以下之方法形成分離浮置閘1 0 3 b與第 3閘極1.07a用之絕緣膜106 C圖3 (e))。首先 ，藉由減壓化學氣相沈積法（L P C V D : Low Pressure Chemical Vapor Deposition )堆積 1 0 . 5 n m程度之砂氧 化膜。接著，在氨氣氛中熱處理此相氧化膜，在前述矽氧 化膜導入氮。之後，對被導入氮之矽氧化膜進行溼氧化處 理。此係爲了去除藉由在氨中之熱處理被導入矽氧化膜中 之氫氣。 經濟部智慧財產局員工消費合作社印製 藉由以上之工程形成之絕緣膜1 〇 6，膜中之電荷陷 入量小，具有高的重寫耐性。即，假定電荷被陷入絕緣膜 1 0 6中，被陷入之電子在放置狀態移動於第3閘極’此 移動電子之量如多，引起保持不良之機率變高。但是’在 本實施形態中，膜中之電荷陷入量被抑制之故’抑制保持 不良，可以實現高的重寫耐性。又’絕緣膜1 0 6不包含 金屬不純物係如前述° 之後，使浮置閘圖案1 〇 3 a之間隙完全埋住地堆積 摻雜成爲第3閘極1 a之磷（P)之多晶政膜1〇7 (圖4 ( a ))。在多晶矽膜1 〇 7之形成上例如利用 C V D 法。 本紙張尺度適用中酬家標準（CNS)A4規格（21βx 297公愛）-36- 經濟部智慧財產局員工消費合作杜印 4 5 4 3 5 3 a7 __B7_ 五、發明說明（34 ) 之後，例如進行非等向性乾蝕刻’回蝕刻多晶矽膜 1 07。藉由此，形成在浮置閘圖案1 0 3 a之間隙殘留 指定之厚度之第3閘極l〇7a (圖4 (b))。此處， 前述回蝕刻後殘留之多晶矽膜（第3閘極1 0 7 a )之膜 厚期望比浮置閘多晶矽1 0 3 a之膜厚還小。如此藉由使 第3閘極1 0 7 a之膜厚比浮置閘1 0 3 b之膜厚還小， 可以降低抹除時之內部動作電壓。 之後，使浮置閘圖案1 0 3 a之間隙完全埋住地堆積 矽氧化膜108 (圖4(c))。在矽氧化膜108之堆 積上，例如可以使用C V D法。 接著，例如藉由化學機械硏磨法（C Μ P法： Chemical Mechanical Polishing )硏磨较氧化膜 1 0 8 以使 矽氮化膜104a露出。（矽氮化膜104a以及矽氧化 膜106以及108分別成爲104b、106a以及 108a (圖 4(d))。 之後，例如利用熱磷酸水溶液去除矽氮化膜1 0 4 b ，使多晶矽103a之表面露出（圖5 (a))。接著， 堆積摻雜磷（P)之多晶矽膜109 (圖5 (b))，將 此非等向性蝕刻（多晶矽膜1 0 9成爲1 0 9 a )(圖5 (c))。多晶矽膜109a—與多晶矽103a·係電氣地 導通，以此2層之多晶矽形成浮置閘。多晶矽1 0 9 a增 大浮置閘之表面積，具有增加記憶體單元之耦合比之效果 。藉由此，可以降低寫入/抹除時之內部動作電壓。 接著，藉由與圖3 ( e )所示方法相同之手法，形成 (請先閱讀背面之注音？事項再填寫本頁) -裝！ —訂·--------#- 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -37- 45435 3 at .--___B7_ _ 五、發明說明（35 ) 添加分離浮置閘與字元線之氮之矽氧化膜（膜厚1 〇 . 5 nm程度）110 (圖 5 (d))。 (請先閱讀背面之注意事項再填寫本頁) 之後，堆積多晶矽膜、氮化鎢膜、鎢膜之積層膜，所 謂之多金屬膜，將此藉由光蝕刻與乾蝕刻技術，加以圖案 化以形成字元線1 1 1 a。此圖案化係字元線1 1 1 a在 X方向延伸存在地，即延伸存在於與擴散層1 〇 5、第3 閘極1 0 7 a之延伸存在方向（y方向）垂直之方向（X 方向）地被圖案_化。 再者，蝕刻矽氧化膜110、多晶矽膜l〇9a、 103a，完成浮置閘（藉由此，矽氧化膜1 1〇成爲 110a、多晶矽l〇3a、109a分別成爲103b ' 10 9b)(圖5 (e))。又，在此蝕刻工程中，矽 氧化膜1 1 0在被蝕刻階段，雖以可以蝕刻矽氧化膜之條 件進行蝕刻，但是多晶矽膜1 0 9 a、1 0 3 a在被蝕刻 階段中，以矽被蝕刻但是矽氧化膜不被蝕刻之選擇性蝕刻 之條件進行蝕刻。藉由此，矽氧化膜之絕緣膜1 0 8 a動 作爲蝕刻阻障層，絕緣膜1 0 8 a下部之第3閘極107 a不會被蝕刻。即，藉由此蝕刻工程，第3閘極1 0 7 a 維持在y方向延伸存在被形成之條紋狀之形體，浮置閘 1 0 3 b於X方向、y方向之南方向被分隔，形成島狀之 浮置閘。 之後，雖然未圖示出，但是在形成層間絕緣膜後，形 成到達字元線1 1 1 a、源極/汲極擴散層1 0 5、井 101、第3閘極107a之接觸孔，接著，堆積金屬膜 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -38- 4543 5 3 A7 B7___ 五、發明說明（36 ) ，將此圖案化當成配線，可以完成記憶體單元。 圖6係顯示記憶體單元陣列之構成之電路圖。成爲源 極/汲極之擴散層105(......Dn-2'Dn-l>
Dn-Dn+l-Dn+2......)延伸存在於與字元線 WL (WL〇 ，WL1…WLn)之方向（X方向）垂直 之方向（y方向），具有接續在y方向鄰接之記憶體單元 之配線之功能。又，擴散層1 0 5在X方向（字元線WL 之延伸存在方向）鄰接之記憶體單元間被共有。選擇源極 線或資料線之選擇MOS電晶體被配置於此各擴散層配線 D η之y方向之兩端。稱被此選擇MO S包圍之區域爲陣 列區塊。第3閘極（補助閘極）A G被配置爲在y方向延 伸存在，在陣列區塊之上下端（y方向之兩端）被結成一 束成爲1個。 圖7〜圖1 2係顯示第3閘極1 0 7 a之取出部份之 佈置圖。在本實施形態之半導體積體電路裝置中，藉由選 擇區域資料線或區域源極線之選擇電晶體之閘極1 1 3被 包圍之部份構成記憶體單元陣列區塊。在任何一種方法中 ’第3閘極圖案1 〇 7 a都對於浮置閘多晶.砂圖案1 〇 3 a (103a被蝕刻，成爲浮置閘1〇3b者）自我對準 地被形成。 於圖7〜圖9所示之半導體積體電路裝置中’多晶砂 1 0 3 a被圖案化爲在陣列區塊之兩側，於列方向（7方 向）延伸之第3閘極1 〇 7 a之全部被束爲1個。相對於 此’圖1 0〜圖1 2所示之半導體積體電路裝置中’多晶 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -39 (請先閱讀背面之注意事項再填寫本頁)
4543 53 at ____B7____ 五、發明說明（37 ) 矽1 Ο 3 a被圖案化爲在列方向（y方向）延伸之第3閘 極1 0 7 a每隔1個地在陣列區塊之單側（上側或下側） 被收束。於任何一種之情形，第3閘極之結成一束部 1 1 4都被配置於區塊端之字元線1 1 1 z與選擇電晶體 之閘極1 1 3之間。又，在字元線1 1 1 z與選擇電晶體 之閘極1 1 3之間配置與字元線1 1 1 a同一材料之僞圖 案1 1 2亦可。 形成到達前述第3閘極1 0 7 a之結成一束部1 1 4 之接觸孔1 1 5，藉由於此接續金屬配線1 1 6以對第3 閘極1 0 7 a進行供電。接觸孔1 1 5以及金屬配線 1 1 6之配置方法有以下之方式。 首先，第1方法：如圖7以及圖1 0所示般地，在第 3閘極1 0 7 a之結成一束部1 1 4之端部配置1個或複 數個之接.觸孔1 1_ 5，將此藉由金屬配線1 1 6引出於記 憶體陣列之外部。本方法之優點爲記憶體陣列上之金屬配 線佈置容易》 第2方法：如圖8以及圖1 1所示般地，涵蓋第3閘 極1 0 7 a之結成一束部1 1 4之幾乎全部地配置接觸孔 1 1 5，將此藉由金屬配線1 1 6引出外部。本方法之優 點爲可以抑制由於第3閘極1 ~0 7 a之結成一束部1 1 4 之電阻之電壓降低。 第3方法：如圖9以及圖i 2所示般地，與第2方法 同樣地，涵蓋第3閘極1 0 7 a之結成一束部1 1 4之幾 乎全部地，以某種間隔配置接觸孔1 1 5之同時，也涵蓋 (請先閱讀背面之注意事項再填寫本頁) )裝！---1 訂·-------Λ 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -40- A7 B7 經齊郎智慧財查笱員^消費合阼fi中製 454353 五、發明說明（38 ) 僞圖案1 1 2之幾乎全部地，以某種間隔配置接觸孔 1 18。而且，藉由金屬配線1 1 6接續接觸孔1 1 5與 1 1 8。本方法成爲以電阻低之多金屬膜接續各第3閘極 1 0 7 a之故，與第2方法同樣地，可以抑制起因於第3 閘極之結成一束部1 1 4之電阻之電壓降低。又，接觸孔 1 1 5與1 1 8之距離接近之故，可以使金屬配線1 1 6 變短，與第1方法同樣地，記憶體陣列上之金屬配線佈置 容易。即，具有合倂具有第1方法與第2方法之各別之優 點之特徵。因應半導體積體電路裝置之目標之規格，可以 選擇圖7至圖1 2之其中一種方法" 接著，利用圖13〜圖15說明藉由前述方法形成之 記憶體單元之寫入、抹除時、以及讀出時之電壓施加條件 以及動作方法。圖1 3係顯示寫入動作，圖1 4係顯示抹 除動作，圖1 5係顯示讀出動作之例，（a )係顯示等效 電路圖，（b)或（c)係顯示時機圖。 於圖1 3〜圖1 5之（a )中以虛線所包圍之單元， 選擇性地進行各別之動作。 首先，說明寫入動作。設目前被選擇之記憶體單元爲 單元Μ。如圖1 3 ( a )所示般垴，對選擇單元Μ之字冗 線W L η (選擇字元線）例如_施加1 2 V程度之正的電壓 ，對成爲選擇單元Μ之汲極之擴散層D η例如施加5 V程 度之正的電壓。又，成爲選擇單元Μ之源極之擴散層D η - 1保持爲0 V。如此藉由將源極、汲極以及字元線維持 在前述指定之電壓，於記憶體單元Μ之通道區域產生熱電 (請先閱讀背面之注意事項再填寫本頁)
本紙張尺度適用中國图家標準（CNS>A4規格（210 X 297公釐〉 -41 - 454353 a7 ____B7_I_ 五、發明說明（39 ) 子，此被注入浮置閘。 (請先閱讀背面之注意事項再填寫本頁) 此時，全部之第3閘極A G、井、非選擇字元線 WLn + Ι被保持爲0V，擴散層Dn-2 'Dn + Ι、 Dn+. 2分別設爲OV、5V、浮動狀態。藉由此，擴散 層D η — 2以及擴散層D η — 1被保持在同電位.（〇 V ) ，又，擴散層D η以及擴散層D η + 1被保持在同電位（ 5 V )，再者，擴散層Dn + Ι以及擴散層Dn + 2間之 電位差，由於擴散層D η + 2爲浮動之故，幾乎不產生電 位差。因此，在記億體單元Μ—1、Μ+1之通 道不產生熱電子，可以防止對鄰接之記憶體單元Μ- 1、 Μ+1、Μ+2之錯誤寫入。藉由此，只在記憶體單元Μ 引起熱電子注入，於選擇記憶體單元Μ之浮置閘電子被累 積，記憶體單元之臨界値上升，寫入被進行。如此’本實 施形態之半導體積體電路裝置以鄰接之記億體單元4個爲 1個單位，選擇其內之1單元進行寫入。因此，爲了對1 個之字元線上之全部之單元進行寫入，最低實施4次之寫 入動作。 圖13 (b)以及（c)係顯示對選擇字元線WLn 以及擴散層D η ' D η + 1之電壓施加之時機之一例之時 機圖。圖13 (b)所示之一如以及同圖（c)·所示之其 它之例之2種例子。 如圖1 3 ( b )所示般地，在時刻t 〇之時間點’對 選擇字元線WLn施加+12V後，在時刻tl (t0< t 1)之時間點，對擴散層Dn、Dn + 1施加+5V° 本紙張尺度適用中國國家標準（CNS)A4規格（2〗0 X 297公釐） _ 42 - A7 454353 ______B7_ 五、發明說明（4〇 ) 只有指定之寫入時間t ( t = t 2- t 1 )維持前述電壓 後’在時刻t 2使擴散層D η、D η + 1之電位回復爲 〇V。此後，在時刻t3 (t2<t3)使選擇字元線 W L η之電位回復爲〇 V。以此種時機進行寫入之情形， 汲極電壓施加時間短之故，具有可以緩和汲極干擾之效果 0 或如圖1 3 ( C )所示般地，在時刻t 0，對擴散層
Dn、Dn + l 施加 +5V 後，在時刻 tl (t〇<tl )之時間點，對選擇字元線W L η施加+ 1 2 V。只有指 定之寫入時間t (t=t2_tl)維持前述電壓後，在 時刻t 2使選擇字元線WLn之電位回復爲0V。此後， 在時刻t3 (t2<t3)使擴散層Dn、Dn + l之電 位回復爲0 V。以此種時機進行寫入之情形，字元線電壓 施加時間短之故，具有可以緩和字元干擾之效果。 接著，說明抹除動作。如圖1 4 ( a )所示般地，對 選擇字元線WLn例如施加_13.5V之負的電壓，又 對全部之第3閘極A G例如施加3 . 3 V之比較小之正的 電壓。各擴散層Dn — 2〜Dn.+ 2、井、非選擇字元線 WL n + 1爲0V。藉由此，於選擇字元線WL η上之全 部的記憶體單元中，由浮置閘k第3閘極產生藉i福勒一 諾得漢型穿隧現象之.電子之放出，記憶體單元之臨界値降 低，進行抹除。 - 又，抹除之際，對於複數之字元線.同時施加負的電壓 ，例如一 1 3 · 5 V ’對全部之第3閘極A G例如施加 本紙張尺度適用中國國家標準（CNS)A4規格<210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝-----訂- ------•韓 -43- 454353 A7 B7__ 五、發明說明（41 ) (請先閱讀背面之注意事項再填寫本頁) 3 · 3V之比較小之正的電壓、設各擴散層D、井爲0V 。在此情形，在被施加負的電壓之字元線上之單元進行抹 除。 又，也可以對全部之第3閘極A G施加比較大之電壓 ，例如1 7 V，使全部之字元線、各擴散層D、井爲Ο V 。在此情形，於區塊內之全部的記憶體單元進行抹除。 本實施形態係相對於抹除速度強烈依存於氧化膜電場 ，但是寫入速度則不太依存於氧化膜電場。因此，如記憶 體單元之製造方法之說明之際所敘述般地，分離浮置閘 1 0 3 b與半導體基板1 0 0之閘極絕緣膜1 0 2之膜厚 比分離浮置閘1 0 3 b與控制閘極1 1 1 a之矽氧化膜 110，或分離浮置閘103b與第3閘極107a之矽 氧化膜1 0 6之膜厚還大。 經濟部智慧財產局員工消費合作社印製 又，於習知技術中，作爲浮置閘與抹除閘極間之電子 的通道膜，有使用熱氧化浮置閘多晶矽膜而形成之矽氧化 膜之情形。但是，多晶矽上之熱氧化膜具有多量之trap， 隨著重寫次數之增加，電子於氧化膜中被捕獲之故，被施 加於氧化膜之電場實效上降低，會有抹除速度降低之問題 。因此，隨著重寫次數之增加，增加施加於抹除閘極之電 壓之手法乃被提出。依據本實k形態之方法所形'成之矽氧 化膜係膜中之陷入量與井上之氧化膜同等，重複寫入也不 會產生抹除速度之降低。 - 圖14(b)係顯示對選擇字元線WLn以及第3閘 極AG之電壓施加之時機之一例之時機圖。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -44- A7 4 5 4 3 5 3 B7____ 五、發明說明（42 ) 如圖1 4 ( b )所示般地，對選擇字元線W L η例如 施加—1 3 . 5 V後，在時刻_t 1 ( t 0 < t 1 )之時間 點，對第3閘極AG施加+3·3V。只有指定之寫入時 間t ( t = t 2 — t 1 )維持前述電壓後，在時刻t 2使 第3閘極AG之電位回復爲0V。此後，在時刻t3 ( t 2 < t 3 )使選擇字元線WL η之電位回復爲〇v。在 此種抹除動作中，藉由第3閘極A G之電位抹除時間被控 制。在此情形，第3閘極A G之電壓與字元線電壓相比， 切換電壓幅度小之故，可以切換時間變短。因此，以第3 閘極A G直接控制抹除時間之本抹除動作具有抹除時間之 控制性優異之效果。又，也具有藉由第3閘極AG之對非 選擇記憶體單元之干擾降低之效果。 接著，說明讀出動作。如圖1 5 ( a )所示般地，對 選擇單元Μ之字元線WLη施加例如3.3V之正的電壓 ，又對成爲選擇單元Μ之汲極之擴散層D η例如施加1 V 之正的電壓。成爲選擇單元Μ之源極之擴散層Dη—1、 全部之第3閘極AG '井、非選擇字元線WLn + 1被保 持爲0V。進而設擴散層Dn-2、Dn + 1、Dn + 2 分別爲0 V、1 V、浮動狀態，與寫入之情形同樣地，防 止錯誤讀出。如此，本半導體_體電路裝置與寫λ同樣地 ，設鄰接之記憶體單元4個爲1個單位，選擇其內之1單 元進行讀出。因此，對1個之字元線上之全部之單元進行 讀出之故，最低實施4次之讀出動作。 圖15 (b)以及（c)係顯示對選擇字元線WLn (請先閱讀背面之注意事項再填寫本頁) - I I I I I--i -------: 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用令國國家標準（CNS)A4規格（210 x 297公釐） -45- 454353 五、發明說明（43 ) 以及擴散層D η、D η + 1之電壓施加之時機之一例之時 機圖。有同圖（b)以及（c)所示2種之例。 如圖1 5 ( b )所示般地，在時刻t 0，對選擇字元 線WLn施加+3·3V後，在時刻t1(tO<t1) 之時間點，對擴散層D η、D η + 1施加+ 1 V。只有指 定之寫入時間t (t=t2_tl)維持前述電壓後，在 時刻t 2使擴散層Dn、Dn + Ι之電位回復爲0V。此 後，在時刻t3 (t2<t3)使選擇字元線WLn之電 位回復爲0 V。以此種時機進行寫入之情形，汲極電壓施 加時間短之故，具有可以緩和汲極干擾之效果。 或如圖1 5 ( c )所示般地，在時刻t 0，對擴散層 D η、D η + 1 施加 + 1 V 後，在時刻 t 1 ( t 〇 < t 1 )之時間點，對選擇字元線W L η施加+ 3 . 3 V。只有 指定之寫入時間t (t = t2— tl)維持前述電壓後， 在時刻t 2使選擇字元線WLn之電位回復爲0V。此後 ，在時刻t3 (t2<t3)使擴散層Dn、Dn + l之 電位回復爲0 V。以此種時機進行寫入之情形，字元線電 壓施加時間短之故，具有可以緩和字元干擾之效果。 依據本實施形態之半導體積體電路裝置，記憶體單元 Μ不管具有浮置閘以及控制閘i以外之第3閘極' 可以使 區域資料線方向以及字元線方向之尺寸分別爲最小加工尺 寸F之2倍*因此，可以使記憶體單元面積縮小爲4 F 2。 又，使用多金屬膜作爲字元線之故’可以縮短寫入以及讀 出動作時之字元線之上升之延遲時間。又’第3閘極形成 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） _ 46 - (請先閱讀背面之注意事項再填寫本頁) V- 裝--------訂---------良， 經濟卽智慧时產笱員X.消費合阼Fi中製 4543 5 3 Α7 _ Β7 五、發明說明（44 ) 後，形成多金屬構造之字元線之故，浮置閘一第3閘極間 之矽氧化膜之缺陷密度可以降低。又，可以使寫入/抹除 時之內部動作電壓之絕對値之最大値降低爲1 3 . 5V。 又，與本實施形態不同，也可以考慮：形成浮置閘圖 案後，將第3閘極形成於藉由浮置閘圖案所形成之間隙， 此後使字元線對於浮置閘圖案垂直地形成，以此爲光罩更 圖案化浮置閘，之後，形成成爲源極/汲極之擴散層之方 法。在此情形，通道與字元線互相正交，第3閘極在浮置 閘端面之中，於平行於通道之面與浮置閘成爲相面對。但 是，此種方法在形成第3閘極後，進行擴散層之離子植入 之故，在第3閘極之下部形成擴散層不容易。因此，爲了 接續擴散層，有必要於各記憶體單元配置接觸孔以接續導 電體，與本實施形態相比，產生單元面積增大之問題。因 此，爲了同時謀求記憶體單元微細化與缺陷密度降低’第 3閘極之配置方向如在本實施形態敘述般地，必然須使其 之2個端面與前述浮置閘之端面之中，存在於與字元線以 及通道分別垂直之方向之2個之端面分別相面對存在。 <實施形態2 > 圖1 6係顯示本發明之實^形態2之半導體積體電路 裝置之一例之剖面圖。本實施形態之半導體積體電路裝置 之平面圖與實施形態1之圖1相同，圖16 (a) 、 (b )以及（c)各各係圖1之A~A-、B — 以及C — C —線剖面圖。 -47- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公愛） 經齊郎智慧財產笱員工消費合作法印裂 454353 A7 __________ B7 五、發明說明（45 ) 本實施形態之半導體積體電路裝置與實施形態1之半 導體積體電路裝置只有源極/汲極擴散層2 〇 5不同，其 它之構件之材料、構造、配置等與實施形態1相同。因此 ，僅就與實施形態1不同部份說明，省略其它之說明。 源極/汲極擴散層2 0 5係配置爲與字元線1 1 1 a 垂直’作爲接續列方向（X方向）之記億體單元之源極/ 汲極之區域源極線以及區域資料線而存在。此點與實施形 態1相同，由每一記憶體單元不具有接觸孔，所謂之無接 觸孔型之陣列構成，可以提升記億體單元之形成密度之點 與實施形態1相同。因此，本實施形態之半導體積體電路 裝置也與實施形態1相同地，可以使記億體單元面積縮小 爲4 F 2 ( F :最小加工尺寸）。 另一方面，本實施形態之源極/汲極擴散層2 0 5與 實施形態1不同，形成源極/汲極之1對之擴散層2 0 5 對於浮置閘圖案1 0 3 a爲非對稱之位置關係，一方之擴 散層成爲不與浮置閘重疊之偏置構造。又，於實施形態1 中，成爲抹除閘極之第3閘極其之全面存在於擴散層 1 0 5上，但是在本實施形態中，第3閘極1 0 7 a與擴 散層2 0 5係各各之一部份重疊地存在。藉由此，在本實 施形態中，於第3閘極1 0 7 _a下之井中也形成^通道，本 實施形態之第3閘極1 0 7 a不單作爲抹除閘極，也動作 爲控制存在於其之下部之通道之閘極。藉由此，寫入時之 熱電子之產生以及植入效果增大，在通道電流之小的區域 之寫入變成可能。因此’在具有與習知同程度之電流供給 (請先閱讀背面之注意事項再填寫本頁) .裝！----訂--I I Ϊ ----象 本紙張尺度適用中國國家標準（CNS)A4規格（210x 297公釐） .48 烴齊卽智慧財產尚員工消費合作杜印裂 454353 五、發明說明（46 ) 能力之內部電源中’千字節等級以上之多數個之記憶體單 元之並聯寫入變成可能。 接著，說明本實施形態之半導體積體電路裝置之製造 方法。本實施形態之製造方法在至實施形態1之圖3 ( c )所示工程爲止，係與實施形.態1相同。 如實施形態1之圖3 ( C )所示般地’形成矽氮化膜 1 04a以及多晶矽膜1 〇 3 a後’如圖1 7所示般地， 藉由斜離子植入法將砷（A s )離子打入井1 0 1 ’形成 成爲記憶體之源極/汲極之擴散層2 0 5。擴散層2 0 5 係藉由斜離子植入法形成之故’照射離子被矽氮化膜 1 0 4 a以及多晶矽膜1 〇 3 a所遮蔽’擴散層2 0 5不 被形成在多晶矽膜1 〇 3 a間之全區域。又’離子被由斜 方向照射之故，在多晶矽膜1 0 3 a下部之一部份也形成 擴散層205。藉由此，如前述般地，第3閘極107a 與擴散層2 0 5其之一部份重疊地被形成，在第3閘極 1 07 a下之井1 0 1中也形成通道。 之後，施行與實施形態1之圖3 ( e )〜圖5 ( e ) 所示工程同樣之工程，可以完成記億體單元。 圖1 8係顯示本實施形態之記憶體單元陣列之構成之 電路圖。關於成爲源極/汲極之擴散層1 0 5 (...... D η — 2 ，Dn — 1 ，Dn ，Dn + 1 ，Dn + 2...... )、字元線WL (WL〇，WL1......W L n )、選擇 源極線或資料線之選擇M 0 S電晶體、陣列區塊係與實施 形態1相同。在本實施形態中，多晶矽1 0 3 a被圖案化 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -49- (請先閱讀背面之注§項再填寫本頁) .一裝------ 訂·！--0', 45435 3 Α7 Β7 五、發明說明（47 ) 爲使第3閘極（A G )與實施形態1之圖1 〇〜圖1 2所 示相同地，列方向（y方向）延伸之第3閘極1 07 a相 隔1條地在陣列區塊之單側（上側或下側）被收束。每隔 1條被收束之第3閘極107 a (AG)可以被施加各別 之電位。又，第3閘極之結成一束部1 1 4可以配置於區 塊端之字元線1 1 1 z與選擇電晶體之閘極1 1 3之間係 與實施形態1相同。又，有關第3閘極1 0 7 a之結成一 束部1 1 4、接觸孔1 1 5、金屬配線1 1 6也與實施形 態1相同》 接著，利用圖1 9〜圖2 1說明藉由前述方法形成之 記憶體單元之寫入、抹除時、以及讀出時之電壓施加條件 以及動作方法。圖1 9係顯示寫入動作，圖2 0係顯示抹 除動作’圖2 1係顯示讀出動作之例，（a )係顯示等效 電路圖，（b)〜（g)係顯示時機圖。於圖19〜圖 2 1之（a )中以虛線所包圍之單元，選擇性地進行各別 之動作。 寫入之際，對選擇單元Μ之字元線WL η例如施加 1 2 V程度之正的電壓，對成爲選擇單元Μ之汲極之擴散 層D η例如施加5 V程度之正的電壓。又，對選擇單元μ 以及Μ + 2之第3閘極A G e _施加藉由第3閘極 構成之 Μ Ο S電晶體之臨界値程度之電壓，例如2 V程度。成爲 選擇單元Μ之源極之擴散層D η - 1、井、非選擇字元線 WL η + 1被保持爲〇 V。藉由前述偏壓條件，在浮置閘 與第3閘極之邊界部下之通道形成大的橫方向以及縱方向 本纸張尺度通用中國國家標準（CNS)A4規格（210 X 297公釐） .5〇 - (請先閱讀背面之注意事項再填寫本頁) .裝--------訂 -----I 線， 經濟邹智慧財產局員工消費合作ii印製 A7 .543 5 3 B7 五、發明說明（48 ) 之電場。藉由此，熱電子之產生以及植入效率增大，不管 通道電流小，高速之寫入也成爲可能。藉由此，即使利用 具有1mA程度之電流供給能力之內部電源，千字節以上 之記億體單元之並聯寫入變成可能。 又，.在鄰接於選擇單元Μ之記憶體單元Μ — 1、M + 1中，設第3閘極AGO爲〇V。藉由此，記憶體單元Μ 以及Μ + 2之至少其中1個即使爲寫入狀態，但是，於與 此鄰接之記憶體單元Μ_ 1以及Μ + 1.中，第3閘極 A G 〇達成開關之機能，通道成爲關閉，在通道中沒有電 流流過。因此，熱電子不產生之故，不引起寫入。 如此，於本半導體積體電路裝置中以鄰接記憶體單元 2個爲1個單位，選擇其內之1單元進行寫入。因此，爲 了對1個之字元線上之全部的單元進行寫入，以比實施形 態1少之最低2次之寫入，動作完了。 藉由以上之第3閘極（AGe，AGo)所帶來之高 效率之熱電子植入與藉由鄰接單元之錯誤寫入防止，寫入 單位之增大變成可能，可以謀求大容量快閃記憶體所不可 缺之寫入速度之提升。 圖1 9 (b )〜（g)係顯示對選擇字元線WLn以 及擴散層D η、第3閘極AG、之電壓施加之時‘之一例 之時機圖。如圖19 (b)〜（g)所示般地，有6種之 例子。 - 如圖1 9 ( b )所示般地，在時刻t 0，對選擇字元 線W L η施加+ 1 2 V後，在時刻t 1 ( t 〇 < t 1 )之 本紙張尺度適用令國國家標準（CNS)A4規格（210 x 297公釐） .§1 - (請先閱讀背面之注音？事項再填寫本頁) .裝--------訂---------鱗_ 五、發明說明（49 ) 時間點，對第3閛、極A G e施加+ 2 V。之後’在時刻 t 2 ( t l<t 2)之時間點’對擴散層Dn施加+5V 。只有指定之寫入時間t ( t = t 3 — t 2 )維持前述電 壓後，在時刻t3使擴散層Dn之電位回復爲〇V ’在時 刻t4(t3<t4)，使第3閘極AGe之電位回復爲 0V’進而在時刻t5(t4<t5)，使選擇字元線 WLn之電位回復爲〇V。或如圖19(d)所示般地， 在時刻t 0之時間點，對第3閘極A G e施加+ 2 V後’ 在時刻t 1 ( t 0 < t 1 )之時間點’對選擇字元線 WLn施加+12V。之後’在時刻t2 (tl<t2) 之時間點，對擴散層D η施加+ 5 V。只有指定之寫入時 間t ( t = t 3 _ t 2 )維持前述電壓後，在時刻丨3使 擴散層Dn之電位回復爲OV，在時刻t 4 ( t 3< t 4 )，使選擇字元線WL n之電位回復爲0 V，進而在時刻 t 5 ( t 4 < t 5 )，使第3閘極AGe之電位回復爲 0 V。在這些時機進行寫入之情形，汲極電壓施加時間短 之故，具有可以緩和汲極千擾之效果。 又，如圖1 9 ( c )所示般地’在時刻t 0之時間點 ，對選擇字元線WLn施加+12V後’在時刻tl( t 0 < t 1 )之時間點，對擴_散層D η施加+ 5'V。之後 ，在時刻t 2 ( t 1 < t 2 )之時間點’對第3閘極 AGe施加，+2V。只有指定之寫入時間t ( t = t 3 — t 2 )維持前述電壓後，在時刻t 3 ’使第3閘極AG e 之電位回復爲〇V，在時刻t 4 ( t 3< t 4) ’使擴散 (請先閱讀背面之注意事項再填寫本頁) ,,裝— —----訂------繞.'^· 經濟部智慧財產局員x消費合作法印製 本纸張尺度適用中画國家標準（CNS)A4規格（210 x 297公釐） -52- 4 5 4 3 5 3 A7 B7 五、發明說明（50 ) 層Dn之電位回復爲0V，進而在時刻t 5 ( t 4< t 5 )，使選擇字元線WLη之電位回復爲0V。或如圖19 (e )所示般地，在時刻t 〇之時間點，對擴散層D η施 加+ 5 V後，在時刻t 1 ( t 0 < t 1 )之時間點’對選 擇字元線WLn施加+12V。之後，在時刻t2(tl < t 2)之時間點，對第3閘極AGe施加+2V。只有 指定之寫入時間t (t=t3-t2)維持前述電壓後’ 在時刻t 3使第3閘極AGe之電位回復爲0V ’在時刻 t 4 ( t 3 < t 4 )，使選擇字元線WLn之電位回復爲 0V，進而在時刻t5(t4<t5)，使擴散層Dn之 電位回復爲0 V。在這些時機進行寫入之情形，藉由第3 閘極A G e之電位，寫入時間t被控制》在此情形，第3 閘極A G e之電壓與字元線電壓或擴散層電壓相比，切換 電壓幅度小之故，可以使切換時間變短。因此，以第3閘 極A G e直接控制寫入時間t之本動作具有寫入時間之控 制性優異之效果。 又，如圖1 9 ( f )所示般地，在時刻t 〇之時間點 ，對擴散層D η施加+ 5 . V後，在時刻t 1 ( t 0 < t 1 )之時間點，對第3閘極A G e施加+ 2 V。之後，在時 刻t 2 ( t 1 < t 2 )之時間_點，對選擇字元線W L η施 加+ 1 2 V。只有指定之寫入時間t C t = t 3 - t 2 ) 維持前述電壓後，在時刻t 3 e使選擇字元線WL n之電 位回復爲0V，在時刻t4(t3<t4) ’使第3閘極 AGe之電位回復爲0V，進而在時刻t 5 ( t 4<t 5 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -53 - (請先閱讀背面之注意事項再填寫本頁) --I----—訂--I I-----· 454353 五、發明說明（51 ) )，使擴散層Dn之電位回復爲0V»或如圖19 (g) 所示般地，在時刻t 0之時間點，對第3閘極A G e施加 + 2 V後，在時刻t 1 ( t 0 < t 1 )之時間點，對擴散 層Dn施加+5V。之後，在時刻t2 (tl<t2)之 時間點，對選擇字元線W L η施加+ 1 2 V。只有指定之 寫入時間t ( t = t 3 - t 2 )維持前述電壓後’在時刻 t 3使選擇字元線WLn之電位回復爲0V，在時刻t 4 (t 3 < t 4 )，使擴散層Dn之電位回復爲OV，進而 在時刻t5(t4<t5)，使第3閘極AGe之電位回 復爲0 V。¥這些時機進行寫入之情形，字元線電壓施加 時間短之故，具有0可以緩和字元千擾之效果。 接著，說明抹除動作。如圖2 0 ( a )所示般地，對 選擇字元線WL η例如施加_ 1 3 . 5 V之負的電壓，又 對全部之第3閘極A G e，A G 〇例如施加3 . 3 V之比 較小之正的電壓。各擴散層Dn — 2〜Dn + 2、井、非 選擇字元線WL n + 1爲0V。藉由此，於選擇字元線 W L η上之全部的記憶體單元中，由浮置閘對第3閘極產 生藉由福勒-諾得漢型穿隧現象之電子之放出，記憶體單 元之臨界値降低，進行抹除。 又，對於複數之字元線同福施加負的電壓，例i如 —1 3 · 5V ’對全部之第3閘極AGe，AGo例如施 加3 _ 3V之比較小之正的電壓、設各擴散層D、井爲 ◦ V ’又對全部之第3閘極A G施加比較大之電壓，例如 17V ’使全部之字元線、各擴散層D、井爲0V，此與 -54- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 454353 A7 ---B7____ 五、發明說明（52 ) 實施形態1係相同。 又，也可以例如對選擇字元線W L η施加_ 9 V之負 的電壓，對各擴散層D η例如施加4V之正的電壓，使全 部之第3閘極AG、井、非選擇字元線WLn + Ι爲〇V 。藉由此，於選擇字元線WL η上之全部的記憶體單元中 ’由浮置閘對擴散層D產生藉由福勒-諾得漢型穿隧現象 之電子之放出，記億體單元之臨界値降低*進行抹除。 圖2 0 (b)係顯示對選擇字元線WL η以及第3閘 極AG e，AG 〇之電壓施加之時機之一例之時機圖。抹 除之時機與實施形態1相同，如在實施形態1之說明。
ϊΐ5 I !才 I (請先閱讀背面之注意事項再填寫本頁) 接著，讀出之際，如圖21 (a)所示般地，對選擇 單元Μ之字元線W L η例如施加3 . 3 V之正的電壓，又 對成爲選擇單元Μ之汲極之擴散層D η例如施加1 V之正 的電壓。又，對成爲選擇單元Μ以及Μ + 2之第3閘極 A G e例如施加3 . 3 V程度之電壓，使第3閘極下之通 道完全成爲開（ON)狀態。成爲選擇單元Μ之源極之擴 散層Dn—1、井、非選擇字元線WLn+Ι被保持爲 0V。另一方面，在鄰接選擇單元Μ之記憶體單元1 、M+1中，使第3閘極AGo爲0V。藉由此，記憶體 單元Μ以及Μ + 2之至少其中1個即使爲讀出狀態，但是 在記億體單元Μ — 1以及Μ + 1中，沒有形成通道，可以 防止錯誤讀出。 - 如此，在本記億體單元中，與寫入相同地，以鄰接記 憶體單元2個爲1個單位，選擇其內之1單元進行讀出。 本紙張尺度適用令國國家標準（CNS>A4規格（210 X 297公釐） -55-
I 454353 A7 B7 五、發明說明（53 ) 因此，爲了對1個之字元線上之全部的單元進行讀出，實 施比實施形態1少2次之讀出》 圖2 1 (b)〜（g)係顯示對選擇字元線WLn以 及擴散層D η、第3閘極AGe之電壓施加之時機之一例 之時機圖。如圖21 (b)〜（g)所示般地，有6種之 例子。 胃 ' 如圖2 1 ( b )所示般地，在時刻t 〇，對選擇字元 線WLn施加+3 . 3V後，在時刻t 1 ( t 0<t 1) 之時間點，對第3閘極A G e施加+ 3 · 3 V。之後，在 時刻t 2 ( t 1 < t 2 )之時間點，對擴散層D η施加 1 V。只有指定之讀出時間t ( t t 3 — t 2 維持 (請先閱讀背面之注意事項再填寫本頁) !P ί- !才 前述電壓後， ，在時刻t 4 回復爲0 V， 元線W L η之 地，在時刻t + 3 . 3 V 後 選擇字元線W t 1 < t 2 ) 指定之寫入時 在時刻t 3使 (t 3 < t 4 ，進而在時刻 電位回復爲0 在時刻t 3使擴散層D η之電 (t 3 < t 4 )，使第3閘極 進而在時刻t5(t4<t5 電位回復爲0V。或如圖21 0之時間點，對第3閘極AG e ，在時刻 t 1 ( t 0 < t 1 ) Ln施加+3.3V。之後’ 之時間點，對擴散層D n施加 間 t=t3—t2)維持 擴散層D η之電位回復爲〇 V )，使選擇字元線WLη之電 t5 (t4<t5)，使第3 V。在這些時機進行寫入之情 位回復爲0 V A G e之電位 )，使選擇字 (d )所示般 施加 之時間點，對 在時刻t 2 ( + 1 V ^只有 前述電壓後， ，在時刻t 4 位回復爲0 V 閘極A G e之 形，汲極電壓 --I----- 訂--— If —--•繞, 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -56 - 454353 A7 一 B7 五、發明說明（54 ) 施加時間短之故，具有可以緩和汲極干擾之效果° 又，如圖2 1 ( c )所示般地，在時刻t 0之時間點 ，對選擇字元線W L η施加+ 3 _ 3 V後，在時刻t 1 ( t 0 < t 1 )之時間點，對擴散層D η施加+ 1 V °之後 ，在時刻t 2 ( t 1 < t 2 )之時間點，對第3閘極 AGe施加+3.3V。只有指定之寫入時間t (t= t 3_t 2)維持前述電壓後，在時刻t 3 ’使第3鬧極 AGe之電位回復爲0V，在時刻t 4 ( t 3< t 4)， 使擴散層Dn之電位回復爲OV，進而在時刻t 5 ( t 4 < t 5 )，使選擇字元線WL η之電位回復爲〇 v。或如 圖2 1 (e)所示般地，在時刻tO之時間點’對擴散層 D η施加+ 1 V後，在時刻t 1 ( t 0 < t 1 )之時間點 ，對選擇字元線WLn施加+3.3V。之後’在時刻 t 2 ( t 1< t 2)之時間點，對第3閘極AGe施加 + 3 · 3V。只有指定之寫入時間t (t = t3 — t2) 維持前述電壓後，在時刻t 3使第3閛極AGe之電位回 復爲0V，在時刻t4(t3<t4) ’使選擇字元線 WLn之電位回復爲0V，進而在時刻t 5 ( t 4< t 5 )，使擴散層Dn之電位回復爲〇V。 又，如圖2 1 ( f )所示般地，在時刻t 0之時間點 ，對擴散層Dn施加+1V後，在時刻t 1 ( t 0<t 1 )之時間點，對第3閘極A G e施加+ 3 . 3 V °之後’ 在時刻t 2 ( t 1 < t 2 )之時間點，對選擇字元線 WLn施加+3·3V。只有指定之寫入時間t (t= 本纸張尺度適用中國國家標準（CNS)A4規格（210x 297公釐） -57-
經濟部智慧財產局員工消費合作社印M A7 154353 B7 五、發明說明（55 ) t 3 — t 2)維持前述電壓後’在時刻t 3，使選擇字元 線WLn之電位回復爲0V，在時刻t4 (t3<t4) ，使第3閘極AGe之電位回復爲OV ’進而在時刻t 5 (t 4 < t 5 )，使擴散層Dn之電位回復爲〇V。或如 圖2 1 ( g )所示般地，在時刻t 0之時間點，對第3閘 極AGe施加+3.3V後，在時刻tl(t〇<tl) 之時間點，對擴散層D η施加+ 1 V。之後，在時刻t 2 (t 1 < t 2 )之時間點，對選擇字元線W L η施加 + 3.3V。只有指定之寫入時間t (t = t3_t2) 維持前述電壓後，在時刻t 3使選擇字元線WL η之電位 回復爲0V，在時刻t4(t3<t4)，使擴散層Dn 之電位回復爲0V，進而在時刻t5 (t4<t5)，使 第3閘極A G e之電位回復爲0 V。在這些時機進行寫入 之情形，字元線電壓施加時間短之故，具有可以緩和字元 干擾之效果。 又，在前述之本實施形態中，禱入以及讀出之際，對 於第3閘極每隔一條地被施加同一電壓。因此，第3閘極 之取出部之佈置有必要如前述般地，於陣列區塊之上下， 列方向延伸之第3閘極（抹除p極）107 a每隔一個被 收束地構成。 依據本實施形態，在實施形態1說明過之效果之外， 寫入單位之增加變成可能，可以謀求寫入速度之增加。即 ，在本實施形態中，使第3閘極l〇7a (AGe， A G ο )每隔一個配置’可以各別施加別的電壓地構成之 表紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐)~ _ 58 - (請先閱讀背面之注意事項再填寫本頁) in---—訂·！-----I . A7 454353 ____B7__ 五、發明說明（56 ) (請先閲讀背面之注意事項再填寫本頁) 故，可以降低寫入以及讀出所必要之動作次數。又，在第 3閘極1 〇 7 a下部之一部份也形成通道之故，不單使第 3閘極1 〇 7 a當成抹除閘極，也可以使具有進行通道控 制之控制閘極之機能。因此，藉由第3閘極1 0 7 a可以 獨立於控制閘極1 1 1 a地控制通道內之電場，可以提升 寫入效率。此結果爲：可以實現以少的通道電流之有效率 、高速的寫入。 <實施形態3 > 圖2 2係顯示本發明之實施形態3之半導體積體電路 裝置之一例之剖面圖，圖23 (a) 、 （b)以及（c) 各各係圖22之A — A- 、B — B -以及C-C*·線剖面 圖。又，於圖2 2之平面圖中，爲了使圖面容易觀看，於 各構件加上剖面線，省略一部份之構件。圖2 3 ( a )、 (b)以及（c)各各係圖22之A-A> 、B_B*·以 及C 一 C >線剖面圖。 經濟部智慧財產局員工消費合作社印製 本實施形態之半導體積體電路裝置之構成除了浮置閘 1 0 3 b與第3閘極1 0 7 a之間的絕緣膜6 ◦ 6 a之膜 厚爲厚膜化之點外，與實施形態2之半導體積體電路裝置 幾乎相同，其它構件之材料、^造、配置等與實施形態2 相同。因此，僅就與實施形態2不同之部份說明，省略其 它之說明。 ' 本實施形態之絕緣膜6 0 6 a係其膜厚爲約3 0 nm 者。此結果，在本實施形態中，設抹除之際的電子放出由 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） .59 -
454353 Z 五、發明說明（57 ) 浮置閘1 0 3b成爲基板（井1 〇 1 )者。因此，設、浮置 聞1 0 3 b與基板（井1 0 1 )之間的絕緣膜]_ q 2之膜 厚爲1 0 n m。此點與實施形態2不同。 (請先閱讀背面之注意事項再填寫本頁> 本實施形態之半導體積體電路裝置之製造方法，在至 實施形態2之圖1 7之工程爲止係與實施形態2相同（圖 2 4(a))。但是，在實施形態2中沿用之實施形態1 之圖3 ( a )所示之閘極絕緣膜1 0 2如前述般地，其之 膜厚形成爲10nm程度。之後，如圖24(b)所示般 地，藉由與實施形態1之圖3 ( e )相同之方法形成添加 分離浮置閘與第3閘極用之氮之矽氧化膜6 0 6。在本實 施形態中，儲存在浮置閘之電子放出於半導體基板之故， 矽氧化膜6 0 6之膜厚設爲比較厚之3 0 nm。又，與實 施形態2相同地，藉由使用添加氮之矽氧化膜6 0 6 ，寫 入之際，可以抑制電子被植入/陷入本矽氧化膜中。 之後，與實施形態2柑同地，施以與實施形態1之圖 4 ( a )〜圖5 ( e )所示工程相同之工程，可以完成記 憶體單元。又，矽氧化膜6 0 6在前述工程之中途被蝕刻 ，成爲矽氧化膜606a。 經濟部智慧財產局員工消費合作社印製 圖2 5係顯示記憶體單元陣列之構成之電路圖。關於 ·, 成爲源極/汲極之擴散層Dn_(Dn — 2〜Dn>2)、 字元線WL (WL 〇〜WLm)以及選擇MO S電晶體、 陣列區塊係與實施形態1、2相同。第3閘極A G係與實 施形態2相同。 接著說明藉由前述方法形成之記億體單元之寫入、抹 本纸張尺度適用中國國家標準（CNS)A4規格（210^297公；g ) -60- A7 454353 五、發明說明（58 ) 除時、以及讀出時之電壓施加條件以及動作方法。圖2 6 係顯示抹除動作，（a)係顯示等效電路圖，（b)係顯 示時機圖。於圖26 (a)中以虛線所包圍之單元，選擇 性地進行抹除動作。又，關於寫入以及讀出動作與實施形 態2相同之故，省略說明。 抹除之際，如圖2 6 ( a )所示般地，對選擇字元線 W L η例如施加—1 6 V之負的電壓，設全部之第3閘極 AGe 'AGo、各擴散層D、井、非選擇字元線WLn + 1爲0 V。藉由此，於選擇字元線WL η上之全部的記 憶體單元中，由浮置閘對井產生藉由福勒-諾得漢型穿隧 現象之電子之放出，記憶體單元之臨界値降低，進行抹除 。如此，抹除動作係在設字元線爲1個單位之每一區段進 行。 又，抹除之際，也可以對於複數之字元線同時施加負 的電壓，例如_16V，設全部之第3閘極AG、各擴散 層D、井爲0V。在此情形，在被施加負的電壓之字元線 上之單元進行抹除。 又，抹除之際，也可以對井施加正的電壓，例如 1 6V，設全部之第3閘極AG、各擴散層D爲0V。此 際，如設選擇字元線0 V、非選擇字元線爲1 6 >，在1 個或複數之字元線上之全部的單元進行抹除。 又，在抹除之際’也可以對選擇字元線WL η例如施 加—9 V之負的電壓，對各擴散層D例如施加4 V之正的 電壓，使全部之第3閘極AG、井、非選擇字元線WL η 本紙張尺度適用中國國家標準（CNS)A4規格（210x297公釐） ^ .裝---III— i -------線，.- (請先閱讀背面之注意事項再填寫本頁) 絰赍郎智慧財產曷員工消費合作杜印製 -61 A7 454353 _____B7___ 五、發明說明（59 ) + 1爲Ο V。藉由此，於選擇字元線WL η上之全部的記 憶體單元中，由浮置閘對擴散層D產生藉由福勒一諾得漢 型穿隧現象之電子之放出，記憶體單元之臨界値降低，進 行抹除。 圖2 6 ( b )係對選擇字元線WL η之電壓施加之時 機之一例之時機圖。在本實施形態中，第3閘極A G並不 具有抹除闊極之機能之故，只在選擇字兀η之操作 下進行抹除動作。如圖2 6 ( b )所示般地，在時刻t 0 之時間點，對選擇字元線W L η施加—1 6 V厚，在時刻 t 3 C t 0 < t 3 )，使選擇字元線WLn之電位回復爲 0 V。 依據本實施形態，可以獲得與實施形態1、2說明之 效果相同之效果。 <實施形態4 > 圖2 7係本發明之實施形態4之半導體積體電路裝置 之製造方法之一例之一部份剖面圖。本實施形態之半導體 積體電路裝置之構造、第3閘極之取出方法、陣列構成以 及動作方法與實施形態2相同。因此，此處省略其說明。 另一方面，本實施形態之製造_方法與實施形態2 _不同。以 下，就其不同部份利用圖2 7，以工程順序做說明。 首先，在半導體基板100上形成P型井101(圖 2 7(a))。 在井1 0 1之形成上，可以利用不純物擴散法、離子 (請先閱讀背面之注意事項再填寫本頁) 裝--------訂if ------線， 經齊郎智慧时產咼員工消費合作；ώ印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -62- 4 5 4 3 5 3 A7 _ B7 — 五、發明說明（6〇 ) 植入法等。 接著，在半導體基板1 0 0上例如圖案化光阻膜（未 圖示出），以此光阻膜爲光罩，藉由離子植入打入砷（ As)。此砷離子對於半導體基板1〇〇係大槪垂直被打 入。藉由此，形成成爲記憶體單元之源極/汲極之擴散層 205(圖 27(b))。 接著，與實施形態1相同地，藉由例如熱氧化法形成 1 2 nm程度之閘極絕緣膜1 〇 2，接著，依序堆積摻雜 成爲第1閘極之磷之多晶矽膜1 0 3與矽氮化膜1 0 4 ( 圖 2 7 ( c ))。 接著，與實施形態1同樣地，例如藉由光蝕刻與乾蝕 刻技術，圖案化前述矽氮化膜1 0 4以及多晶矽膜1 ◦ 3 (矽氮化膜以及多晶矽膜分別成爲1 0 4 a、1 〇 3 a ) (圖27 (d))。此圖案化係多晶矽膜膜103a之一 方之端面到達擴散層2 0 5之中央附近地配合光罩進行。 即，圖案化爲擴散層2 0 5被配置成涵蓋多晶矽膜1 0 3 a與之後形成之第3閘極之兩方。 接著，藉由與實施形態1之圖3 ( e )同樣之方法形 成10 . 5 nm之添加分離浮置閘與第3閘極用之氮之矽 氧化膜 106(圖 27(e))_。 ^ 之後之工程與實施形態2相同，與實施形態1之圖3 (e)〜圖5 (e)所示工程相同之故，省略其說明。 依據本實施形態，在形成擴散層2 0 5厚，形成閘極 絕緣膜1 0 2之故，具有提升閘極絕緣膜1 〇 2之信賴性 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) .«3-"" (請先閱讀背面之注意事項再填寫本頁) .-----丨丨訂--- I I I 1 t 線^ A7 454353 ______B7__ 五 '發明說明（61 ) (請先閱讀背面之注音？事項再填寫本頁) ’謀求半導體積體電路裝置之良率之提升之效果。再者’ 具有可以謀求內部動作電壓降低之效果。又，具有寫入速 度可以增加之效果》 又，也可以對於選擇字元線WL η施加比較高之負的 電壓，例如一 1 7V，使前部之第3閘極AG、各擴散層 D、井、非選擇字元線WLn + 1爲0V，以進行抹除動 作。藉由此，於選擇字元線W L η上之全部的記憶體單元 中，由浮置閘對井產生藉由福勒一諾得漢型穿隧現象之電 子之放出，記憶體單元之臨界値降低，進行抹除。 <實施形態5 > 圖2 8係顯示本發明之實施形態5之半導體積體電路 裝置之一例之剖面圖，圖29 (a) 、 （b)以及（c) 各各係圖28之A — A —、B — B —以及C 一 C >線剖面 圖。又，於圖2 9之平面圖中，爲了使圖面容易觀看，於 各構件加上剖面線，省略一部份之構件。 絰齊郎智慧时產局員31消費合作；ώ印製 如圖2 8以及圖2 9所示般地，本實施形態之記憶體 單元係具有：井301中之源極/汲極擴散層306、第 1閘極3 0 4 b以及3 1 ◦ b (浮置閘）、第2閘極
V 3 1 2 a (控制閘極）、以及_第3閘極3 0 8 a '各記憶 體單元之控制閘極3 12 a被接續於行方向（X方向）’ 形成字元線.。浮置閘3 0 4 b與井3 0 1藉由閘極絕緣膜 303、浮置閘304b以及310b.與第3閘極308 a藉由絕緣膜3 0 7、浮置閘3 0 4 b與字元線（控制閘 本紙張尺度適用令國國家標準（CNSM4規格（210 X 297公釐） -64- 4 5 4 3^ A7 B7 五、發明說明（62 ) 極）312a藉由絕緣膜311a 、第3閘極308a與 字元線3 1 2 a藉由絕緣膜3 0 9 a分別被分離a 源極/汲極擴散層3 0 6被配置爲垂直於字元線 3 1 2 a ，存在爲接續列方向（y方向）之記憶體單元之 源極/汲極之區域源極線以及區域資料線。 即，本實施形態之半導體積體電路裝置係由：在每一 記憶體單元不具有接觸孔之所謂的無接觸孔型之陣列所構 成。通道被形成在垂直於此擴散層3 0 5之方向（X方向 )° 第3閘極3 0 8 a之2個端面係於前述浮置閘3 0 4 b之端面之中，與分別垂直於字元線3 1 2 a以及通道之 方向存在之2個之端面分別透過絕緣膜相面對地存在。 第3閘極3 0 8 a被埋入存在於與字元線3 1 2 a以 及通道垂直之方向（y方向）之浮置閘3 0 4 b之間隙而 存在。再者，浮置閘3 0 4b對於第3閘極3 0 8 a係對 稱存在，又，前述第3閘極308a對於浮置閘304b 係對稱存在。 本實施形態與實施形態1以及2不同，鄰接於字元線 方向之記憶體單元之擴散層3 0 6係藉由由矽氧化膜形成 之元件分離區域3 0 2而被分離。第3閘極被配置爲其之 全面於元件分離區域3 0 2以及擴散層3 0 6重疊。 接著，利用圖3 0〜圖3 3顯示本實施形態之記憶體 單元之製造方法。 首先，在半導體基板3 0 0上形成P型井3 0 1後， 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) _郎: (請先閱讀背面之注意事項再填寫本頁)
.裝！---訂！- - ---续V 45435 3 A7 B7 五、發明說明（63 ) 利用例如藉由光蝕刻以及鈾刻技術之溝形成，藉由C V D 法之例如矽氧化膜之堆積以埋住前述溝，之後例如藉由 CMP技術去除半導體基板3 0 0上之前述矽氧化膜之技 術，例如形成由矽氧化膜形成之元件分離區域3 0 2 (圖 3 0(a))。 接著，與實施形態1相同地，藉由熱氧化法形成閘極 絕緣膜3 0 3，接著依序堆積摻雜成爲浮置閘之磷之多晶 矽膜304與矽氮化膜305(圖30(b))。 接著，與實施形態1同樣地，圖案化前述矽氮化膜 305以及多晶矽膜304(矽氮化膜以及多晶矽膜分別 成爲 305a、304a)(圖 30 (c))。 之後，藉由離子植入法，植入砷（As)，形成成爲 記憶體單元之源極/汲極之擴散層3 0 6 (圖3 1 (a) )。 接著，藉由與實施形態1之圖3 (e)所示相同之方 法形成分離浮置閘與第3閘極用之絕緣膜3 0 7 (圖3 1 (b ))，之後，完全埋住浮置閘圖案3 0 4 a之間隙地 形成摻雜成爲第3閘極之磷之多晶矽膜307 (圖31 ( c ) ) 〇 再者，與實施形態1相同地，回蝕刻多晶矽k 3 0 8 形成在浮置閘圖案3 0 4 a之間隙殘留指定厚度之多晶矽 308a (圖32 (a))。此處，多晶矽膜3〇8a之 膜厚比浮置閘多晶矽3 0 4 a之膜厚小，可以降低抹除時 之內部動作電壓之點與實施形態1相同。之後，與實施形 本紙張尺度適用中國國家標準（CNS)A4規格m〇 X 297公釐） .06- (請先閲讀背面之注意事項再填寫本頁) .裝--------訂---------線 154353 A7 B7 五、發明說明（64 ) 態1相同地，完全埋住浮置閘圖案3 0 4 a之間隙地堆積 矽氧化膜309 (圖32 (b))，藉由化學機械硏磨法 (CMP法）硏磨此至矽氮化膜3 0 5 a露出爲止（矽氮 化膜3 0 5 a以及矽氧化膜3 0 9分別成爲3 0 5 b以及 3 0 9 a (圖3 2 ( c ))，之後，利用熱磷酸水溶液， 去除矽氮化膜3 0 5 b，使多晶矽3 0 4 a之表面露出< 圖 3 2 ( d ) ) » 再者，與實施形態1相同地，堆積摻雜磷（P )之多 晶矽膜3 1 0 (圖3 3 ( a ))，將此圖案化形成多晶矽 膜310a (圖33 (b))。本多晶矽膜31〇a與多 晶矽3 0 4 a係電氣地導通，以此2層之多晶矽形成浮置 閘。多晶矽3 1 0 a增大浮置閘之表面積，具有增加記憶 體單元之耦合比之效果。藉由此，可以降低寫入/抹除時 之內部動作電壓。 接著，藉由與實施形態1之圖3 ( e )所示方法相同 之手法，形成添加分離浮置閘與字元線之氮之矽氧化膜 311 (圖33 (c) ) \之後，堆積多晶矽膜、氮化鎢 膜、鎢膜之積層膜，所諝之多金屬膜312 (圖33 (d ))。再者，與實施形態1相同地，藉由光蝕刻與乾蝕刻 ·. 技術，圖案化多金屬膜3 1 2以_形成字元線（多金_屬膜 312成爲312a)，之後，蝕刻矽氧化膜311、多 晶矽膜3 1 0 a 、3 0 4 a ，完成浮置閘（藉由此，多晶 矽304a、310a分別成爲304b、310b)。 之後，雖然未圖示出，但是，形成層間絕緣膜後，形成到 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） .67 - (請先閲讀背面之注意事項再填寫本頁) .. , .'、· Ί---I----------- A7 B7 454353 五、發明說明（65 ) 達字元線312a、源極/汲極擴散層306、井301 、第3閘極3 0 8 a之接觸孔，接著，堆積金屬膜，圖案 化此，當成配線，完成記憶體單元。 圖3 4係顯示記憶體單元陣列之構成圖。成爲源極/ 汲極之擴散層S η以及D η係延伸存在於與字元線之延伸 存在方向（X方向）垂直之方向（y方向），具有接續鄰 接於X方向之記億體單元之配線之功能。本實施形態中， 與實施形態1〜4不同，在鄰接於X方向之單元間形成元 件分離區域。因此，沒有鄰接於y方向之單元間之擴散層 之共有，源極線與資料線之機能被各各固定於擴散層S η (源極線）以及擴散層D η (資料線）。即並非假想接地 型。 選擇源極線或資料線之選擇Μ 0 S電晶體被配置於此 各擴散層配線S η以及D η之y方向之兩端。選擇源極線 之選擇Μ 0 S電晶體被配置於圖之上側，選擇資料線之選 擇Μ 0 S電晶體被配置於圖之下側。如此，在本實施形態 中，選擇MO S不被形成在擴散層之上下兩端，每隔一條 地上下不同地被配置於各擴散層之故，形成選擇MO S用 之面積被緩和。稱以此選擇MO S包圍之區域爲陣列區塊 。第3閘極（補助閘極）A G k配置爲在y方向_延伸存在 ，在陣列區塊之上下端（y方向之兩端）被結成一束成爲 1 個。· 一 接著，利用圖3 5〜圖3 7說明藉由前述方法形成之 記憶體單元之寫入、抹除時、以及讀出時之電壓施加條件 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） _ 68 - (請先閲讀背面之注意事項再填寫本頁)
訂---------線V V A7 B7 454353 五、發明說明（66 ) 以及動作方法。圖3 5係顯示寫入動作，圖3 6係顯示抹 除動作，圖3 7係顯不讀出動作之例，（a )係顯示等效 電路圖，（b)或（c)係顯示時機圖。於圖35〜圖 3 7之（a )中以虛線所包圍之單元，選擇性地進行各別 之動作。 寫入之際，如圖35(a)所示般地，對選擇單元Μ 之字元線WL η例如施加1 2 V程度之正的電壓，對成爲 選擇單元Μ之汲極之擴散層D η例如施加5 V程度之正的 電壓，成爲選擇單元Μ之源極之擴散層S η保持爲〇 V。 如此藉由將源極、汲極以及字元線維持在前述指定之電壓 ，於記憶體單元Μ之通道區域產生熱電子，此被注入浮置 閘。非選擇單元之源極、汲極（擴散層D η — 1、
Dn + 1 、Dn + 2、Sn — 1、Sn+1 、Sn + 2) 、全部之第3閘極AG、井、非選擇字元線WLn + 1被 保持爲0 V。藉由此，只在選擇單記億體單元引起熱電子 植入，在浮置閘儲存電子之記憶體單元之臨界値上升，進 行寫入。本實施形態之半導體積體電路裝置在鄰接於字元 線方向（X方向）之記憶體單元間存在元件分離區域 3 0 2之故，在鄰接記憶體單元間不共有擴散層。因此， 可以同時寫入鄰接於字元線方向^之記憶體單元。‘ 圖3 5 (b)以及（c)係顯示對選擇字元線WLn 以及汲極擴散層D η之電壓施加之時機之一例之時機圖。 有同圖（b)以及（c)所示之2種例子。圖35 (b) 以及（c)所示時機與圖13 (b) 、（c)之時機幾乎 本紙張尺度適用t國國家標準（CNS)A4規格（210 * 297公釐） .69- (請先閱讀背面之注意事項再填窝本頁) -----------------'^ut 4 5 4 3 5 3 A7 __B7 _ 五、發明說明（67 ) 相同。但是，對本實施彤態之汲極擴散層D η之電壓施加 時機爲置換圖13 (b) 、 （c)之擴散層Dn、Dn+ 1之時機者。因此，施加時機之說明以及效果之說明與實 施形態1相同，省略此處之說明。 接著，抹除之際，如圖3 6 ( a )所示般地，對選擇 字元線W L η例如施加一1 3 . 5 V之負的電壓，又，對 全部之第3閘極A G例如施加3 . 3 V之比較小的正的電 壓。又，各擴散層（Dn — 1〜Dn + 2、Sn — 1〜 Sn+2)、井、非選擇字元線WLn+1爲〇V。藉由 此，於選擇字元線WL η上之全部的記憶體單元中，由浮 置閘對第3閘極產生藉由福勒-諾得漢型穿隧現象之電子 之放出，記憶體單元之臨界値降低，進行抹除。 圖36 (b)係顯示對選擇字元線WLη以及第3閘 極A G之電壓施加之時機之一例之時機圖》此施加時機與 實施形態1之圖1 4 ( b )之情形相同之故，省略其說明 〇 又，抹除之際，也可以對複數之字元線同時施加負的 電壓，例如—1 3 . 5 V，對全部之第3閘極A G施加例 如3 . 3V之比較小的正的電p、使各擴散層D、S、井 爲0 V。在此情形，在被施加負的電壓之字元線上之單元 進行抹除。 又，也可以對全部之第3閘極A G施加比較大之電壓 ，例如1 7V，使全部之字元線、各擴散層D、井爲〇V 。在此情形，區塊內之全部的記憶體單元進行抹除。 (請先閲讀背面之注項再填寫本1) .裝·-------訂---------線.〕| 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） _ 70 - 4 5 4 3 5 3 A7 B7 五、發明說明（68 ) (請先閱讀背面之注意事項再填寫本頁) 接著，讀出之際，如圖37(a)所示般地’對選擇 單元Μ之字元線WLη例如施加3·3V程度之正的電壓 ，又，對成爲選擇單元Μ之汲極之擴散層D η例如施加 1 V程度之正的電壓，成爲選擇單元Μ之源極之擴散層 S η保持爲〇 V之電壓。另一方面，非選擇單元之源極' 汲極（擴散層 Dn — 1、Dn + l、Dn + 2、Sn-1 、Sn + 1、Sn + 2)、全部之第3閘極AG、井、非 選擇字元線W L η + 1被保持爲Ο V。藉.由維持此種電壓 ，可以檢測藉由浮置閘內之電子之有無之通道之ON或 OFF，可以讀出資訊。 圖37 (b)以及（c)係顯示對選擇字元線WLn 以及擴散層D η之電壓施加之時機之一例之時機圖。有同 圖（b )以及（c )所示之2種例子。具有同圖（b )以 及（c)所示之2種例子。圖37 (b)以及（c)所示 時機係與實施形態1之圖15(b) 、 （c)之時機幾乎 相同。但是，對本實施形態之汲極擴散層D η之電壓施加 時機爲置換圖15(b) 、（c)之擴散層Dn、Dn + 1之時機者。因此，施加時機之說明以及效果之說明與實 施形態1相同，省略此處之說明。 依據本實施形態，藉由前_述方法形成之記憶體單元使 用多金屬構造作爲字元線之故，可以縮小寫入以及讀出動 作時之字元線之上升之延遲時間。又，第3閘極形成後， 形成多金屬構造之字元線之故，可以降低浮置閘-第3閘 極間之矽氧化膜之缺陷密度。又，可以使寫入/抹除時之 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -71 - 4 5 4 3 5 ci A7 B7 五、發明說明（69 ) 內部動作電壓之絕對値的最大値降低爲1 3 . 5V。 再者，在本實施形態中，浮置閘之一部份具有多晶砂 3 1 0 b之故，浮置閘與控制閘極之對向面積增加，兩鬧 極之耦合增大。因此，抹除電壓之裕度增加，抹除電壓之 降低裕度增加。 <實施形態6 > 圖3 8係顯示本發明之實施形態6之半導體積體電路 裝置之一例之一部份剖面圖，圖39 (a) 、 （b)以及 (c)各各係圖38之A-A'、B — B '以及C — C 一 線剖面圖。又，於圖3 8之平面圖中，爲了使圖面容易觀 看，於各構件加上剖面線，省略一部份之構件。 如圖3 8以及圖3 9所示般地，本實施形態之記憶體 單元係具有：井4 0 1中之源極/汲極擴散層4 0 5、第 1閘極（浮置閘）4 0 4 a、第2閘極（控制閘極） 409a、以及第3閘極407a «各記憶體單元之控制 閘極4 0 9 a被接續於行方向（X方向），形成字元線。 浮置閘4 0 4 a與井4 0 1藉由閘極絕緣膜4 0 3、浮置 閘404a與第3閘極407a藉由絕緣膜406a、浮 置閘4 0 4 a與字元線（控制閘極）4 0 9 a藉由絕緣膜 4 0 8分別被分離。 源極/汲極擴散層4 0 5被配置爲垂直於字元線 4 0 9 a ’存在爲接續列方向（y方向）之記憶體單元之 源極/汲極之區域源極線以及區域資料線。通道被形成在 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） .72 -
訂---------缴VJ (請先閱讀背面之注意事項再填寫本頁) A7 B7 454353 五、發明說明（7〇 ) 垂直於此擴散層4 0 5之方向。 (請先閱讀背面之注意事項再填寫本頁) 第3閘極4 0 7 a以被埋入浮置閘圖案4 0 4 a之間 之形式，而且在浮置閘4 0 4 a之端面之中，平行於字元 線409 a以及通道之端面透過絕緣膜406 a接續於浮 置閘。本實施形態之第3閘極4 0 7 a被配置於場氧化膜 4 0 2之上，與實施形態1〜5不同，被配置於平行於字 元線4 0 9 a以及通道之行.方向。 接著，利用圖4 0〜圖4 2顯示本實施形態之記憶體 單元之製造方法。 首先，在半導體基板400中形成p型井401，在 其上例如利用 L 0 C 0 S ( Local Oxidation of Silicon :砂 區域氧化）法形成成爲元件分離區域之場氧化膜4 0 2 ( 圖 4 0 ( a ))。 接著，例如藉由熱氧化法形成閘極絕緣膜4 0 3 (圖 40(b))，接著，堆積摻雜成爲浮置閘之磷之多晶矽 膜404 (圖40 (c))。之後，例如藉由光蝕刻與乾 蝕刻技術，圖案化前述多晶矽膜4 0 4，形成浮置閘 404a (圖40 (d))。之後，例如藉由離子植入法 打入砷（As)，形成成爲記憶體單元之源極/汲極之擴 散層40 5 (未圖示出）。 接著，藉由與實施形態1之圖3 ( e )所示方法相同 之手法，形成分離浮置閘與第3閘極用之絕緣膜（圖4 1 (a))。之後，例如藉由CVD法堆積摻雜成爲第3閘 極之磷之多晶矽膜4 0 7 (圖4 1 ( b ))。之後，例如 -73- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） A7 B7 454353 五、發明說明σι ) _(請先閱讀背面之注意事項再填寫本頁) 藉由光蝕刻與乾蝕刻技術，圖案化多晶矽膜4 0 7，加工 第3閘極（多晶矽膜407成爲407a)(圖41 (c ))。 之後，藉由與圖3 ( e )所示方法相同之手法，形成 添加分離浮置閘與字元線之氮之矽氧化膜408(圖42 (a ))。 之後，堆積多晶矽膜、氮化鎢膜、鎢膜之積層膜，所 謂之多金屬膜409 (圖42(b))，將此藉由光蝕刻 與乾蝕刻技術，加以圖案化以形成字元線4 0 9 a (圖 4 2(c)) a 之後，雖然未圖示出，但是在形成層間絕緣膜後，形 成到達字元線40 9 a、源極/汲極擴散層40 5、井 401、抹除閘極407a之接觸孔，接著，堆積金屬膜 ，將此圖案化當成配線，可以完成記憶體單元》 £ 接著，利用圖4 3〜圖4 5說明藉由前述形成之記憶 體單元之寫入、抹除時、以及讀出時之電壓施加條件以及 動作方法。圖4 3係顯示寫入動作，圖4 4係顯示抹除動 作，圖4 5係顯示讀出動作之例，（a )係顯示等效電路 圖，（b)或（c )係顯示時f圖。於圖43〜圖4 5之 (a )中以虛線所包圔之單元_，選擇性地進行各別之動作 〇 首先，寫入之際，對選擇單元Μ之字元線WL η例如 施加1 2 V程度之正的電壓，對成爲選擇單元Μ之汲極之 擴散層D η例如施加5 V程度之正的電壓。又，成爲選擇 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -74 4 5 4 3 b ^ A1 ____B7___ 五、發明說明（72 ) (請先閱讀背面之注意事項再填寫本頁) 單元Μ之源極之擴散層Dn — 1保持爲〇V。藉由此’與 實施形態1相同地，可以防止錯誤寫入。藉由此，只在記 憶體單元Μ引起熱電子注入，在浮置閘儲存電子，記憶體 單元之臨界値上升，進行寫入。另一方面，全部之第3閘 極AG、井、非選擇字元線WLn + Ι被保持爲0V，進 而，擴散層Dn — 2、Dn + 1、Dn + 2分別設爲〇V 、5 V、浮動狀態。藉由此，與實施形態1相同地，可以 防止錯誤寫入。如此，本實施形態之半導體積體電路裝置 以鄰接之記億體單元4個爲1個單位，選擇其內之1單元 進行寫入。因此，爲了對1個之字元線上之全部之單元進 行寫入，最低實施4次之寫入動作。 圖43 (b)以及（c)係顯示對選擇字元線WLn 以及擴散層D η、D η + 1之電壓施加之時機之一例之時 機圖。具有同圖（b )以及（c )所示之2種例子。同圖 (b )以及（c )所示時機與實施形態1之圖1 3 ( b ) 、（c )之時機相同。 接著，說明抹除動作。如圖44(a)所示般地，選 擇第3閘極AGn+Ι ，對此施加例如16V之正的電壓 。各擴散層D、井、全部之字元線被保持爲〇V。藉由此 ，在平行第3閘極A G η + 1泰接之2行之記憶體單元 Μ-1〜Μ+2、Μ—1 —〜Μ+2 —(以虛線包圍部份 )中，由浮置閘對第3閘極產生藉由福勒_諾得漢型穿隧 現象之電子之放出，進行抹除。圖44(c)係顯示對選 擇字元線WL η以及第3閘極AG之電壓施加時機之一例 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） .75- 45435 3 a? __ B7 五、發明說明（73 ) 之時機圖。此施加時機與實施形態1之圖1 4 ( t))之情 形相同之故，省略其說明。 進而，抹除之別的方法也可以爲對複數之字元線同時 施加負的電壓*例如-1 3 . 5 V，對全部之第3閘極 A G例如施加3 · 3 V之比較小之正的電壓，設各擴散層 D、井爲〇 V。在此情形，在被施加負的電壓之字元線上 之單元進行抹除。 接著，說明讀出動作。如圖4 5 ( a )所示般地，對 選擇單元Μ之字元線W L η例如施加3 . 3 V程度之正的 電壓，又，對成爲選擇單元Μ之汲極之擴散層D η例如施 加1 V程度之正的電壓。成爲選擇單元Μ之源極之擴散層 Dn—1、全部之第3閘極AG、井、非選擇字元線 WLn + Ι被保持爲0V»進而，擴散層Dn — 2、Dn + 1、Dn + 2分別設爲OV、IV、浮動狀態，與實施 形態1相同地，可以防止錯誤讀出。如此，本實施形態之 半導體積體電路裝置中，與寫入相同地，以鄰接之記憶體 單元4個爲1個單位，選擇其內之1單元進行讀出。因此 ，爲了對1個之字元線上之全部之單元進行寫入，最低實 施4次之讀出動作。 圖45 (b)以及（c) &顯示對選擇字元kwLn 以及擴散層Dn、Dn + 1之電壓施加之時機之一例之時 機圖。具有同圖（b)以及（c)所示之2種例子。同圖 (b)以及（c)所示時機與實施形態1之圖15 (b) 、（c )之時機相同。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公笼）.76- (請先閱讀背面之注意事項再填寫本頁)
'裝--------訂---------線'V 經濟部智慧財產局員工消費合作社印製 A7 4 543ο 〇 Β7 五、發明說明（74 ) 依據本實施形態，記億體單元作爲字元線係利用多金 屬構造之故，可以縮小寫入*抹除以及讀出動作時之字元 線之上升之延遲時間。又，第3閘極形成後，形成多金屬 構造之字元線之故，可以降低浮置閘-第3閘極間之矽氧 化膜之缺陷密度。又，可以使寫入/抹除時之內部動作電 壓之絕對値降低爲1 3 . 5 V。 <實施形態7 > 圖4 6係槪念地顯示本發明之實施形態7之半導體積 體電路裝置之一例之電路圖。 如圖4 6所示般地，記億體單元8 5構成被配置爲矩 陣狀之記憶體單元陣列。於圖4 6中，顯示被分割爲區塊 之1個之記憶體單元陣列。記憶體單元8 5可以適用實施 形態1〜5說明之記憶體單元。相互接續各記憶體單元 8 5之列方向（y方向）之擴散層配線D ◦ 0〜D 0 4被 形成在記憶體單元陣列，源極線S S被接續於擴散層配線 D00，在擴散層配線D01〜D04之上下端’選擇電 晶體（選擇MOS) 701個1個被配置。選擇電晶體 7 0之汲極被接續於擴散層配1 1〜D 0 4 ’選擇電 晶體之源極被接續於全體（g_l 〇ba 1 )資料線DLn 或源極線S S之其中一·方。但是’選擇電晶體7 〇.之源極 在擴散層配線Dn(D01〜D04)之上端被接續於全 體資料線D L η之情形，下端之選擇電晶體7 〇之源極被 接續於源極線SS。反之，在擴散層配線〇〇(D01〜 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -77 - <請先閱讀背面之注意事項再填寫本頁) -r, 't·--------訂---------線 Ο-- 經濟部智慧財產局員工消貲合作社印製 ^ a? ___B7__ 五、發明說明（75 ) D Ο 4 )之上端被接續於源極線S S之情形，在下端被接 續於全體資料線DL η。使其在擴散層配線E? η之每一條 交互重複。藉由此種配置，構成假想接地型之記憶體陣列 〇 字元線WLn (WL00〜WLo j )被配置於行方 向（X方向），作爲鄰接於X方向之記憶體單元8 5之控 制閘極被共有。 在鄰接於字元線方向（X方向）之選擇電晶體7 0之 閘極被輸入同一信號，於每一各區塊配置2條之閘極配線 ST〇〇'ST01。又，一條之全體資料線DLn爲2 條之擴散層配線Dn所共用。 在此種選擇電晶體之構成中，鄰接於字元線方向之選 擇電晶體之閘極信號在各區塊只有2條之故，可以阻止選 擇電晶體部之面積增加，具有可以使晶片面積抑制在最小 限度之優點。又，1條之全體資料線爲2條之擴散層配線 所共用之故，全體資料線以及接續於此之讀出電路之配置 變得容易，即，具有全體資料線以及讀出電路之節距可以 緩和之優點。再者，寫入或讀出存在於1條之字元線上之 全部的記憶體陣列之情形，具有在假想接地型記憶體單元 陣列以最低限度需要之2次動斤可以使動作完了之優點》. 以下，利用更詳細之電路圖與動作時機圖，說明本實 施形態之半導體積體電路裝置-。圖4 7係顯示實施形態7 之記憶體單元陣列、區塊解碼器、副解碼器等之配置之電 路圖。於圖4 7中，記憶體單元之構成係顯示適用於第3 (請先閱讀背面之注意事項再填寫本頁) ..裝--------訂---------線. 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -78- 鎳濟鄯智慧財產扃員工诮貲合作社印製 lf A543_b〇 五、發明說明（76 ) 鬧極107a (AG)也動作爲控制分裂閘極之通道之補 助閘極之實施形態2〜4之記億體單元之情形。又，圖 4 8〜5 0係說明具有本實施形態之選擇電晶體構成之半 導體積體電路裝置之寫入 '抹除、讀出動作用之時機圖。 又’在圖4 7中，爲了簡化說明之故，顯示2區塊份之記 億體單元陣列，設1區塊內之字元線w L爲2條，全體資 料線D L爲2條。又，副解碼器6 0雖設爲反相器構成， 但是沒有限定爲反相器構成之必要。 本實施形態之半導體積體電路裝置具有：記億體單元 陣列8 0、補助閘極解碼器4 0、區塊解碼器5 0、副解 碼器6 0、閘極解碼器2 0、選擇電晶體7 0 '以及讀出 電路3 0。字元解碼器爲了謀求高速化，階層化爲區塊解 碼器50、副解碼器60、閘極解碼器20° 此處爲了簡化說明，副解碼器6 0雖然只配置在記憶 體單元陣列8 0之左側，但是，實際上爲分割記憶體單元 陣列8 0，夾住記憶體單元陣列8 0地配置。此係由於在 記憶體容量變大，字元線WL之長度延伸，字元線WL之 負荷增加之際，記憶體單元陣列8 0分割以縮短字元線 WL之長度，可以降低字元線WL之負荷之故。藉由此’ 可以實現高速化。 又，藉由將副解碼器6 0配置於記憶體單元陣列8 0 之兩側，具有2種效果。其1 <於字元線WL與副解碼器 6 〇 (本圖中爲反相器）之接續部，節距可以緩和。副解 碼器6 0係每一條字元線一定需要1個。因此’在將副解 度適用中國國冢榉準（CNS)A4規格（210 =< 297公釐) -79: ------------— Λ - Jlf 睡 — 看 I β--------- (請先閱讀背面之注意事項再填寫本頁> 經濟部智慧財產局員工消貲合作社印製 454353 五、發明說明（77 ) 碼器6 0配置於記憶體單元陣列8 0之兩側之情形，配合 字元線1條份之節距，有必要接續字元線W L與副解碼器 6 0。相對於此，在將副解碼器6 0配置於記憶體單元陣 列8 0之兩側之情形，例如偶數字元線接續於配置在記憶 體單元陣列8 0之右側之副解碼器6 0，奇數之字元線接 續於配置在記憶體單元陣列8 0之左側之副解碼器6 0。 如此被接續於副解碼器6 0之字元線被分置於記憶體單元 陣列8 0之左右，每隔一條地被接續於副解碼器6 0即可 。因此，字元線WL與副解碼器6 0之接續部之佈置設計 變得容易。 再者，別的效果爲：副解碼器6 0之配置之節距可以、 緩和。如上述般地，副解碼器6 0係字元線每1條都需要 一個。因此，在將副解碼器6 0配置於記憶體單元陣列. 8 0之單側之情形，在字元線1條份之區域需要配置1個 之副解碼器6 0 »相對於此，在將副解碼器6 0配置於記 億體單元陣列8 0之兩側之情形，利用字元線2條份之區. 域，配置1個之副解碼器6 0即可。副解碼器6 0之佈置 設計也變得容易。 又，在本實施形態中•將1條之全體資料線D L (例 如D L 〇 )由2條之擴散層配ΐ泉（例如D 〇 1與‘D 〇 2 ) 所共用，資料線之節距可以緩和。因此，全體資料線D L 以及接續於此之讀出電路3 0利用排列於字.元線W L方向 之記億體單元之2個份之區域，配置1條之全體資料線， 或配置讀出電路3 0即可。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） .80 - (請先閱讀背面之注意事項再填寫本頁) ,裝--------訂---------線Ό- A7 4 5 4 3 5 3 B7 五、發明說明（78 ) (請先閱讀背面之注意事項再填寫本頁) 又，在本實施形態中，排列於字元線WL方向之選擇 電晶體70之閘極信號全部爲同一信號。因此，1區塊之 選擇電晶體7 0之閘極信號數只以2條構成《因此，抑制 選擇電晶體7 0部之面積增加，可以抑制晶片面積在最小 限度。 又，雖然於下面詳細說明，在本實施形態中，在寫入 或讀出存在於1條之字元線上之全部的記憶體單元之情形 ，以假想接地型記憶體單元陣列最低限度需要之2次動作 ，使得動作完了。 接著，說明寫入動作。圖4 8係顯示寫入動作之時機 之時機圖。 成爲寫入對象之記憶體單元設爲M〇 1與M0 3。首 先，全信號之初期電壓設爲0V。接著，在t 0之時機設 閘極解碼器20之輸出信號G0與G1爲1 2V，全部之 字元線WL00〜WL11確實成爲0V。 接著，在t 1之時機，使選擇區塊之副解碼器6 0之 PMOS電源BOP爲12V。 接著，在t 2之時機，使閘極解碼器2 0之輸出信號 G 0 爲 0 V。 藉由此，選擇區塊內之選擇字元線WL ◦ 0爲1 2V 、非選擇字元線WL〇 1爲0V、非選擇區塊內之字元線 WL10 與 WL11 爲 0V。' 接著，在t 3之時機，使補助閘極解碼器4 0之輸出 信號AGO 1爲2V，對成爲寫入對象之記憶體單元之補 本紙張尺度適用中國國家標準（CNS)A4規格（210*297公釐） .81 . ^ 4 543 5 3 A7 ___ B7 五、發明說明（79 ) 助間極（第3鬧極AG)施加2V。 接著’在t 4之時機，藉由欲寫入之資料，由讀出電 路30對全體資料線DL〇與DL 1施加電壓。例如，在 欲對記億體單元Μ 〇 1寫入資料之情形，使全體資料線 DL0爲5V ’在不要寫入資料之情形，設爲又， 在對記憶體單元Μ〇 3要寫入資料之情形，使全體資料線 DL1爲5V，在不要寫入資料之情形，設爲〇ν。 接著’在t 5之時機，使選擇電晶體7 0之閘極信號 ST00爲8V。藉由此，對成爲寫入對象之記億體單元 MO 1與M0 3之源極DO 1與D0 3供給OV，對汲極 D 0 2與D 0 4施加因應欲寫入資料之電壓。例如，對記 億體單元Μ 0 1欲寫入資料之情形，對汲極D 0 2施加 5 V，在不寫入資料之情形，施加0 V 又，在對記憶體 單元Μ 0 3欲寫入資料之情形，對汲極D 〇 4施加5 V， 在不寫入資料之情形，施加0 V。在此狀態中，於成爲寫 入對象之記憶體單元MO 1與Μ〇 3施加寫入電壓，任意 之資料被寫入。 寫入動作終了之際’首先，在t 6之時機’使選擇電 晶體70之閘極信號ST00爲0V。藉由此’成爲寫入 對象之記億體單元M〇 1與M0 3之源極D 〇 2與D 0 4 成爲0 V。 接著，在t 7之時機，使全體資料線DL0與DL 1 爲0 V。 接著，在t 8之時機’使補助閘極解碼器4 0之輸出 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297么j ) -82- (請先閱讀背面之注意事項再填寫本頁)
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A 經濟部智慧財產局員工消費合作fi印製 4543^3 A7 B7 五、發明說明（80 ) 信號AGO 1爲〇V，使成爲寫入對象之記憶體單元之補 助閘極爲0 V » 接著，在t 9之時機，使閘極解碼器2 0之輸出信號 GO爲12V。藉由此，選擇區塊內之字元線WL00成 爲0 V。 接著，在t 1 0之時機，使選擇區塊之副解碼器6 0 之PMOS電源BOP爲0V。 最後，在t11之時機，使閘極解碼器20之輸出信 號G0與G 1爲〇V，寫入動作終了。 於本實施形態之寫入動作中，對於記憶體單元M〇 1 與Μ 0 3進行寫入之際，在選擇電晶體7 0之閘極信號 ST00成爲8V之t 5〜t 6之間，寫入電壓被施加° 此選擇電晶體7 0之閘極信號S T 0 0係控制記憶體單元 之汲極電壓用之信號。因此，在本實施形態中，施加於選 擇記億體單元之字元線電壓、補助閘極電壓、汲極電壓之 中，汲極電壓之施加時間最短之故，可以說最適合於緩和 汲極干擾之際之方式。但是，施加於選擇記憶體單元之字 元線電壓、補助閘極電壓、汲極電壓之時機已經如實施形 態1〜6說明般地，可有種種之變化，而且各有特徵。因 « ·- 此|沒有必要限定於本方式。_ ^ 又，對於記憶體單元M0 0與M0 2也進行寫入’在 寫入1字元線上之全部記億體單元之情形’使上述寫入動 作對於M0 0與M0 2相同地重複即可。如此，在本方式 中，爲了對於存在於1條之字元線上之全部的記億體單元 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） .83- (請先閲讀背面之注意事項再填寫本頁) Μ --1— 訂------- A7 B7 五、發明說明（81 ) 進行寫入，以2次之動作便完了。因此，藉由2次重複寫 入動作，意識寫入單位=抹除單位=讀出單位之區段（1 字元線）動作成爲可能。又，不重複寫入動作，使寫入單 位爲1 / 2區殺（1/2字元線了之整頁動作也可能。 又，在本說明中使用之電壓値係一例而已，沒有必要 限定於此。 接著，說明抹除動作。圖4 9係顯示抹除動作之時機 之時機圖。 成爲抹除對象之記憶體單元假定爲存在於字元線 W L 0 0上之Μ 01〜Μ03。首先，初期電壓全部設爲 0 V。 接著，在t 0之時機，使閘極解碼器2 0之輸出信號 G0與G1爲_13 , 5V，使全部之字元線WL0 ◦〜 WL 1 1確實爲0V。 接著，在t 1之時機，使選擇電晶體7 0之閘極信號 ST00與ST01爲3，3V，使成爲抹除對象之記憶 體單元M〇 1〜M0 3之汲極/源極D〇 ◦〜D04確實 爲0 V。 接著，在t 2之時機，使選擇區塊之副解碼器6 0之 NMOS 電源 BC/N 爲—13 . 5V。 接著，在t 3之時機，使閘極解碼器2 0之輸出信號 G0爲3.3V。藉由此，選擇區塊內之選擇字元線 WL00成爲—13 . 5V、非選擇字元線WL01爲 0V、非選擇區塊內之字元線WL 1 〇與WL 1 1成爲 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -------------裝i — ,.Λ—r.. (請先閱讀背面之注意事項泰4寫本頁) ij· 線； 經濟部智慧財產局員工消費合作社印製 -84 - 4543 5 3 at _______ B7 五、發明說明（82 ) 0 V。 ， C請先閱讀背面之注意事項#-'坎寫本頁) 接著’在t 4之時機，使補助閘極解碼器40之輸出 信號AGO 〇與AGO 1爲3 . 3V，對成爲抹除對象之 記憶體單元之補助閘極施加3 . V。在此狀態，對成爲 抹除對象之記憶體單元M〇 1〜M0 3施加抹除電壓，資 料被抹除<= 抹除動作終了之際，首先，在t 5之時機，使補助閘 極解碼器40之輸出信號AGOO與AGO 1爲0V，使 成爲抹除對象之記憶體單元之補助閘極爲。 接著’在t 6之時機，使閘極解碼器2 0之輸出信號 GO爲一13 · 5V。藉由此，字元線WL00〜 WL 1 1全部成爲〇V ^ 接著，在t 7之時機，使選擇區塊之副解碼器6 0之 NMOS電源BON爲0V。 接著，在t 8之時機，使選擇電晶體7 0之閘極信號 ST00 與 ST01 爲 0V。 經濟部智慧財產局員工消費合作社印製 最後，在t 9之時機，使閘極解碼器2 0之輸出信號 G0與G1爲0V，終了抹除動作。 於本實施形態中，對於記憶體單元M0〜M3進行抹 除之際，在補助閘極信號AG00與AGO 1成爲 3 . 3V之t4〜t5間被施加抹除電壓。在本方式中， 施加於選擇記憶體單元之字元線電壓與補助閘極電壓之中 ，補助閘極電壓之施加時間變短之故 > 本方式可以說最適 合於緩和對於藉由補助閘極之被接續於非選擇字元線之記 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -85- 經濟部智慧財產局員工消費合作社印製 454353 五、發明說明（83 ) 億體單元之干擾之際之方式。 又，在本實施形態中，在補助閘極信號A G 0 0與 AGO 1成爲3 . 3V之t 4〜t 5間被施加抹除電壓之 故，抹除時間.由補助閘極信號之_：«壓上升、下降時間所決 定'此補助閘極信號之電壓切換幅度爲小至3 . 3 V之故 ，上升、下降時間快。因此，本方式可以說抹除時間之控 制性優異之方式。但是，關於施加於選擇記憶體單元之字 元線電壓與補助閘極電壓之時機係已經如實施形態1〜6 說明般地，也可以考慮其它之方式，各有其特徵。因此， 沒有必要限定爲本方式。 又，於本方式中，對於記億體單元MO 1〜M0 3進 行抹除之際，使選擇電晶體之閘極信號ST0 0與 ST0 1、以及補助閘極信號AG00與AG0 1各各同 時動作。因此，爲了對於存在於1條之字元線上之全部的 記憶體單元進行抹除，以1次之動作便完了，意識寫入單 位=抹除單位=讀出單位之區段（1字元線）動作成爲可 能。 又，本說明使用之電壓値係一例而已，沒有必要限定 於此。 接著，說明讀出動作。圖5 0係顯示讀出動作之時機 之時機圖。 成爲讀出對象之記憶體單元設爲Μ〇 1與Μ0 3。首 先，全信號之初期電壓設爲0 V。 接著，在t 0之時機，使閘極解碼器2 0之輸出信號
— 111--------ili! t*·---— — It -- (請先閱讀背面之注意事項#'-4寫本頁) J 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） _ 86 . 454353 五、發明說明（84 ) GO與G1爲3 . 3V，使全部之字元線wL〇〇〜 WL11確實爲QV。 ' 接著，在t 1之時機，使選擇區塊之副解碼器6 〇之 P Μ 0 S 電源 B Ο P 爲 3 . 3 V s . 接著，在t 2之時機，使閘極解碼器2 〇之輸出信號 G 〇 爲 〇 V。 藉由此’選擇區塊內之字元線WL00成爲3.3V 、非字元線WL 〇 1成爲〇 V、非選擇區塊內之字元線 WL10 與WL11 成爲 〇V。 接著’在t3之時機，使補助閘極解碼器40之輸出 信號AGO 1爲3 . 3V ’對成爲讀出對象之記億體單元 之補助閘極施加3 . 3 V。 接著’在t 4之時機，由讀出電路3 0對全體資料線 DL0與DL1施加IV。 接著，在t 5之時機，使選擇電晶體70之閫極信號 ST00爲3 . 3V。在此狀態，對成爲讀出對象之記憶 體單元M〇 1與M0 3施加讀出電壓，資料被讀出。即， 在此時成爲讀出對象之記憶體單元Μ 〇 1之臨界値低之情 形，記億體單元Μ 〇 1成爲開（Ο Ν )狀態，電流流通。 其結果爲：記憶體單元MO 1之汲極電壓D 0 2與被接續 於此之全體資料線D L 0成爲0 V。又，在成爲讀出對象 之記憶體單元Μ 〇 1之臨界値高之情形，記憶體單元 Μ01成爲關閉（OFF)狀態，電流不流通。因此，記 億體單元M〇 1之汲極電壓D 0 2與被接續於此之全體資 本紙張尺度適用中國國家標準（CNS>A4規格（210 X 297公釐〉 _ 37 _ --------------裝— (請先閱讀背面之注意事項寫本頁> ij. --線」 經濟部智慧財產局員工消費合作社印製 4 5 4 3 5 3 A7 B7 經濟部智慧財產局員Η消費合作.社印製 五、發明說明（85 ) 料線DL 0被保持爲原來之1 V。同樣地，於成爲讀出對 象之記憶體單元Μ 〇 3中，於記憶體單元之臨界値低之情 形，記憶體單元Μ 〇 3成爲開狀態，電流流通。其結果爲 :記憶體單元Μ 〇 3之汲極電壓.「D 0 4與被接續於此之全 體資料線D L 1成爲〇 V。又，在成爲讀出對象之記憶體 單元M0 3之臨界値高之情形，記憶體單元M0 3成爲關 閉（0 F F )狀態，電流不流通。因此，記憶體單元 Μ 〇 3之汲極電壓D 〇 4與被接續於此之全體資料線 DL 1被保持爲原來之1 V。藉由讀出電路3 0判別此全 體資料線D L之電壓變化，或電流變化，進行讀出。 讀出動作終了之際，首先，在t 6之時機，使選擇電 晶體7 0之閘極信號STO 0爲0V。藉由此，成爲讀出 對象之記億體單元Μ 01與M0 3之汲極DO 2與D04 被由讀出電路3 0分離。 接著，在t 7之時機，使全體資料線DL 〇與DL 1 爲0 V。 .接著，在.t 8之時機，使補助閘極解碼器4 0之輸出 信號AGO 1爲0V，使成爲讀出對象之記憶體單元之補 助閘極爲0 V。 接著，在t 9之時機，使閘極解碼器2 0之輸出信號 G0爲3 . 3V。藉由此，選擇區塊內之選擇字元線 WL0 〇 成爲 0V。 接著，在t 1 0之時機，使選擇區塊之副解碼器6 0 之PMOS電源BOP爲〇V。 --------------裝--- (請先閱讀背面之注意事項务緣富本頁) ij· 〇 -線 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -88- A7 B7 454353 五、發明說明（86 ) 最後，在t 1 1之時機，使閘極解碼器2 0之輸出信 號G〇與G1爲0V，終了讀出動作。 於本實施形態中，對於記憶體單元MO 1與M0 3進 行讀出之際，.在選擇電晶體7 07之閘極信號S -T 0 〇成爲 3 . 3V之t 5〜t 6之間，讀出電壓被施加。此選擇電 晶體7 〇之閘極信號s T 0 0係控制記億體單元之汲極電 壓用之信號。因此，在本方式中，施加於選擇記憶體單元 之字元線電壓 '補助閘極電壓、汲極電壓之中，汲極電壓 之施加時間最短之故，可以說最適合於緩和汲極干擾之際 之方式。但是，施加於選擇記憶體單元之字元線電壓、補 助閘極電壓、汲極電壓之時機已經如實施形態1〜6說明 般地，可有種種之變化，而且各有特徵。因此，沒有必要 限定於本方式。 又，對於記憶體單元M0 〇與M0 2也進行讀出，在 讀出1字元線上之全部記憶體單元之情形，使上述讀出動 作對於M0 0與M0 2相同地重複即可。如此，在本方式 中，爲了對於存在於1條之字元線上之全部的記憶體單元 進行讀出，以2次之動作便完了。因此，藉由2次重複讀 出動作，意識寫入單位=抹除單位=讀出單位之區段（1 字元線）動作成爲可能》又，不重複寫入動作，使寫入單 位爲1/2區段（1/2字元線）之整頁動作也可能。又 ，在本說明中使用之電壓値係一例而已，沒有必要限定於 此。 又，利用圖5 1說明含補助閘極假想接地型記憶體單 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ----- -裝 i I (請先閱讀背面之注意事項#-丸寫本頁) « · -線 經濟部智慧財產局員工消費合作社印製 454353 五、發明說明（87 ) 元陣列之優點。圖5 1所示之半導體積體電路裝置係具有 共用於字元線方向鄰接之記憶體單元之汲極/源極之假想 接地型記憶體單元陣列，具有使擴散層配線之電壓切換爲 汲極電壓VD/η與源極電壓S$.「用之選擇電晶體。擴散層 配線透過選擇電晶體被與全體資料線與源極線接續，具有 在對1個之記憶體單元之汲極施加汲極電壓之際，不對鄰 接於字元線方向之其它的記憶體單元之源極施加汲極電壓 地進行控制之補助閘極。補助閘極在鄰接於字元線方向之 記憶體單元每隔1個地於以選擇電晶體所包.圍之區塊之上 下結成一束。在此種半導體積體電路裝置中，寫入或讀出 存在於1條之字元線上之全部的記憶體陣列之情形，在假 想接地型記憶體單元陣列以最低限度需要之2次動作可以 使動作完了。 以下說明此半導體積體電路裝置之動作。即，在假想 接地型記憶體單元陣列中，共用鄰接於字元線方向之記憶 體單元之汲極與源極之故，如寫入或讀出動作般地，對汲 極與源極施加不同電壓使之動作之情形，有必要藉由開關 (選擇電晶體）切換爲汲極電壓VD與源極電壓S S。因 此，寫入或讀出存在於1條之字元線上之全部的記憶體陣 列之情形，最低2次之動作成爲必要。假如，假定沒有補 助閘極（AGOO與AG01)，例如對D02施加汲極 電壓之情形，對位於D 〇 2之左側之記憶體單元之汲極被 施加汲極電壓之同時，對位於右側之記億體單元之源極也 施加汲極電壓。使得在此源極被施加汲極電壓之記憶體單 I! I! —卜裝 i I •'^.... ί請先閱讀背面之注意事項条马寫本頁> -6. 線： 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -90 - 454353 五、發明說明（88 ) 元成爲非選擇狀態之故，對於汲極側（D 〇 3 )也需要施 加相同電壓。因此，寫入或讀出存在於1條之字元線上之 全部的記憶體陣列之情形，最低4次之動作成爲必要，不 利於高速化。.然而，在此半導體顏體電路裝置中，具有補 助閘極（AGOO與AG01)。補助閘極（AGOO與 A G 〇 1 )作用爲例如在對D 0 2施加汲極電壓之情形， 只對位於D 0 2之左側之單元施加汲極電壓之開關之類的 動作。即，對D 〇 2施加汲極電壓之際，使位於D 〇 2之 右側之單元的補助閘極（A G 0 0 )成爲關閉，不對位於 D 0 2之右側之單元施加汲極電壓。藉由此，寫入或讀出 存在於1條之字元線上之全部的記憶體陣列之情形，以假 想接地型記憶體單元陣列最低限度需要之2次之動作，動 作便完了。 此種補助閘極之機構係也可以被適用於本實施形態之 半導體積體電路裝置者。 又，利用圖5 2說明選擇電晶體之必要性。圖5 2 ( a )係顯示設置選擇電晶體之情形，圖5 2 〔 b )係顯示 經濟部智慧財產局員工消費合作社印製 (請先間讀背面之注意事項#"寫本頁) 不設置選擇電晶體之情形的電路圖。在圖5 2 ( a )所示 之半導體積體電路裝置中，記憶體單元之汲極/源極（ D00〜Dl 1)係擴散層配線，在同圖（a)中，具有 切離選擇區塊之擴散層配線與非選擇區塊之擴散層配線用 之選擇電晶體。在此種具有選擇電晶體之情形（同圖（a ))，可以降低擴散層配線之負荷，能夠高速化，不管非 選擇記億體單元（於非選擇字元線之記憶體單元），被施 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -91 - 454353 A7 B7 五、發明說明（的） (請先閱讀背面之注$項}φ3λ寫本頁) 加汲極電壓之記億體單元數少之故，具有可以降低汲極干 擾之效果。如此，在本實施形態（其它之實施形態亦同） 中，配置選擇電晶體，可以獲得前述之效果。又’在此處 ，雖以共用鄰.接於字元線方向之_記憶體單元之汲極/源極 之假想接地型記億體單元陣列做說明，但是，不用說其它 之陣列也是相同。 再者，在本實施形態中，可以實現全體字元線之節距 緩和，藉由此可以實現讀出電路之節距緩和則如前述。 利用圖5 3以及圖5 4說明此點。 即，在圖5 3所示之半導體積體電路裝置中，接續於 全體資料線D L之讀出電路3 0不單在記億體單元陣列之 單側，相隔1條之全體資料線地可以交互配置於記憶體單 元陣列之上下。藉由此，接續於全體資料線D L之讀出電 路3 0可以在記憶體單元4位元份之區域配置= 經濟部智慧財產局員工消費合作社印製 又，如圖5 4所示般地，在半導體積體電路裝置中， 於接續於全體資料線D L之讀出電路3 0之間設置開關 MOS電晶體YS，可以使1個之讀出電路由2條之全體 資料線所共用。藉由此，接續於全體資料線D L之讀出電 路3 0可以在記億體單元4位元份之區域配置。 又，藉由前述圖5 4以及圖5 3之方式之組合，接續 於全體資料線D L之讀出電路3 0可以在記憶體單元8位 元份之區域配置。 <實施形態8 > -92- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） A7 B7 454353 五、發明說明（9〇 ) 圖5 5係槪念地顯示本發明之實施形態8之半導體積 體電路裝置之一例之電路圖。 請 先 閱 讀 背 面 之 注 意 事 項 再- 窝 本 頁 本實施形態之半導體積體電路裝置在選擇電晶體之配 置以及動作之.點不同於實施形態「7，關於記憶體單元則與 實施形態7相同。 因此’有關記億體單元8 5、記憶體單元陣列8 0、 記憶體區塊、擴散層配線D 〇 〇〜D 〇 4、字元線WL η 與實施形態7相同之故，省略其說明。選擇電晶體（選擇 MOS)70係1個1個配置於各擴散層配線D〇l〜 D 4 0之上下，選擇電晶體7 0之汲極被接續於擴散層配 線D 1 1〜D 〇 4係與實施形態7相同。但是，選擇電晶 體70之源極在擴散層配線Dn (D〇l〜D04)之上 端被接續於全體資料線D L η之情形，下端之選擇電晶體 7 0之源極被接續於源極線S S，在擴散層配線D η ( D 0 1〜D 〇 4 )之上端被接續於源極線S S之情形，在 下端被接續於全體資料線D L η，此並非如實施形態7之 擴散層配線D η之每隔1條交互重複，而係在區塊內統一 經濟部智慧財產局員工消費合作社印製 鄰入每-用 構 丨輸於又共 條 向被。。所 4 方線號 3 η 塊 X配信 ο D 區 丨層同Τ線 各 向散不 S 配 一 方擴加 ~ 層 每 線條施 ο 散 由 元1被ο擴 藉 字隔間Τ之 ， 於每線 S 條 中 對，配線 2 成 。 極層配爲 構 同閘散極 η 之 不之擴閘 L 體 7 ο 之之D晶 態 7 接條線 電 形體鄰 4 料 擇 施晶在置資 選 實電，配體 種 與擇號塊全 此 係選信區之 在 點之一各條 之接同一 1 。 未紙張尺度適用中國國家標準（CNS>A4規格（210 X 297公釐） -93 - 454353 a? B7 五、發明說明（91 ) 成選擇電晶體之閘極信號，可以任意設定源極電壓施加之 時機與汲極電壓施加之時機。即，可以在源極電壓確實成 爲0 V之後，施加汲極電壓之故，安定之動作成爲可能。 又，1條之.全.體資料線爲2條之擴散層配線所-共用之故， 全體資料線以及接續於此之讀出電路之配線變得容易（節 距緩和可能）》再者，在寫入或讀出存在於1條之字元線 上之全部的記億體單元之情形，以假想接地型記億體單元 陣列最低限度需要之2次動作，可以使動作完了。 經濟部智慧財產局員工消費合作社印製 以下，利用更詳細之電路圖與動作時機圖，說明本實 施形態之半導體積體電路裝置。圖5 6係顯示實施形態8 之記憶體單元陣列、區塊解碼器、副解碼器等之配置之電 路圖。於圖5 6中，係顯示記憶體單元之構成適用第3閘 極107 a (AG)也作用爲補助閘極之實施形態2〜4 之記憶體單元之情形。又，圖_5 7〜5 9係說明具有本實 施形態之選擇電晶體構成之半導體積體電路裝置之寫入、 抹除、讀出動作用之時機圖。又，在圖5 6中，爲了簡化 說明，顯示2區塊份之記憶體單元陣列8 0，設1區塊內 之字元線W L爲2條，全體資料線D L爲2條。又，副解 碼器6 0雖設爲反相器構成，但是沒有限定爲反相器構成 之必要。. 於圖5 6所示之本實施形態之半導體積體電路裝置中 ，具有：記憶體單元陣列8 0、補助閘極解碼器4 0、區 塊解碼器5 0、副解碼器6 0、閘極解碼器2 0、選擇電 晶體7 0、讀出電路3 0、字元解碼器與實施形態7相同 本紙張尺度適用中國國家標準（CNS)A4規格（210x 297公釐） .94 . 454353 A7 B7 五、發明說明（92 ) (請先閱讀背面之注意事項#-4寫本頁) 。又，副解碼器6 0可以夾住記憶體單元陣列8 0而配置 以及藉由此之字元線以及副解碼器之節距可以緩和之點係 也與實施形態7相同。再者，使1條之全體資料線D L爲 2條之擴散層配線共用、資料線「之節距可以緩和之點也與 實施形態7相同》又，藉由圖5 3 '圖5 4說明之方法， 接續於全體資料線D L之讀出電路3 0可以更緩和節距。 本實施形態之各區塊之配置對於X軸（字元線形成方 向）係對稱配置。藉由此，可以使1條之源極線s S爲2 區塊間共用，可以降低記憶體單元陣列8 0之形成面積。 又，在本實施形態中，排列於字元線方向之選擇電晶 體7 0之閘極信號在每隔1條擴散層配線爲不同信號’每 —各區塊以4條構成。 經濟部智慧財產局員工消費合作杜印製 因此，可以任意設定源極電壓施加之時機與汲極電壓 施加之時機。因此，可以在源極電壓確實成爲〇 V之後， 施加汲極電壓之故，安定之動作成爲可能。又’在動作說 明之處已經詳細說明，本方式中，在寫入或讀出存在於1 條之字元線上之全部的記憶體單元之情形，以假想接地型 記億體單元陣列最低限度需要之2次動作’可以使動作完 了- 寫入動作之時機顯示於圖5 7，說明寫入動作。成爲 讀出對象之記憶體單元設爲MO 1與Μ0 3。首先’全信 號之初期電壓設爲0V。 接著，在t 0之時機，使閘極解碼器2 〇之輸出信號 G0與G1爲1 2V，使全部之字元線WL0 ◦〜 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -95 - A7 B7 454353 五、發明說明（93 ) WL 1 1確實爲〇v。 接著’在t 1之時機，使選擇區塊之副解碼器6 0之 PM〇s 電源 BOP 爲 12V。 接著，在-t 2之時機，使閘.难解碼器2 0之輸出信號 G 〇 爲 Ο V。 藉由此，選擇區塊內之字元線WL〇〇成爲1 2V、 非字元線WL 〇 1成爲〇 V、非選擇區塊內之字元線 WL1Q與WL11成爲〇V。 接著，在t 3之時機，使補助閘極解碼.器4 0之輸出 信號AG 〇 1爲2 V，對成爲讀出對象之記億體單元之補 助閘極施加2 V。 接著，在t 4之時機，藉由欲寫入資料，由讀出電路 3 0對全體資料線D L 0與D L 1施加電壓。例如，在對 記憶體單元Μ 〇 1欲寫入資料之情形，使全體資料線D L 0爲5V，在不要寫入資料之情形，使之爲ον 〇又，在 對記憶體單元Μ0 3欲寫入資料之情形，使全體資料線 DL1爲5V，在不要寫入資料之情形，使之爲〇ν。 接著，在t 5之時機，使選擇電晶體7 0之閘極信號 ST02爲8V，使成爲寫入對象之記憶體單元MO 1與 M〇 3之源極DQ 1與D〇 3確實爲0V。 接著，在t 6之時機，使選擇電晶體7 0之閘極信號 ST00爲8V。藉由此，對成爲寫入對象之記憶體單元 MO 1與M0 3之汲極D 〇 2與D 0 4施加因應欲寫入之 資料之電壓。例如’對記憶體單元Μ 〇 1欲寫入資料之情 II----- (請先閱讀背面之注意事項#···ΐ寫本頁) -SJ.. 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -96 - 454353 A7 B7 五、發明說明（94 ) (請先閱讀背面之注意事項务发蓐本頁) 形，對汲極D〇2施加5V，在不寫入資料之情形，施加 0V。又，在對記憶體單元M0 3欲寫入資料之情形，對 汲極D 0 4施加5 V，在不寫入資料之情形，施加Ο V。 在此狀態中，於成爲寫入對象之記憶體單元Μ 0-1與 Μ0 3施加寫入電壓，任意之資料被寫入。 寫入動作終了之際，首先，在t 7之時機，使選擇電 晶體7 0之閘極信號S T0 0爲0V "藉由此*成爲寫入 對象之記憶體單元MO 1與M0 3之源極D 0 2與D 〇 4 成爲0 V。 接著，在t 8之時機，使選擇電晶體70之閘極信號 S T 〇 2 爲 0 V。 接著，在t 9之時機，使全體資料線DL0與DL1 爲0 V。 接著，在t10之時機|使補助閘極解碼器40之輸 出信號AG 0 1爲〇V，使成爲寫入對象之記憶體單元之 補助閘極爲0 V。 經濟部智慧財產局員工消費合作社印製 接著，在t 1 1之時機，使閘極解碼器20之輸出信 號G0爲1 2V。藉由此，選擇區塊內之字元線WL00 成爲0 V。 接著，在t 1 2之時機，使選擇區塊之副解碼器6 〇 之PMOS電源BOP爲0V。 最後，在t 1 3之時機，使閘極解碼器2 0之輸出信 號G0與G 1爲0V，寫入動作終了。 於本實施形態中，對於記憶體單元M〇 1與M0 3進 表紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -97 - 經濟部智慧財產局員工消費合作社印製 454353 ζ 五、發明說明（95 ) 行寫入之際，在選擇電晶體7 0之閘極信號s T 0 0成爲 8V之t 6〜t 7之間，寫入電壓被施加。此選擇電晶體 7 0之閘極信號S T 0 0係控制記億體單元之汲極電壓用 之信號。因此.·，在本實施形態中「，施加於選擇記憶體單元 之字元線電壓、補助閘極電壓、汲極電壓之中，汲極電壓 之施加時間最短之故，可以說最適合於緩和汲極干擾之際 之方式。但是，施加於選擇記憶體單元之字元線電壓、補 助閘極電壓、汲極電壓之時機已經如實施形態1〜6說明 般地，可有種種之變化，而且各有特徵。因此，沒有必要 限定於本方式。 又，對於記憶體單元M0 〇與M0 2也進行寫入，在 寫入1字元線上之全部記憶體單元之情形，使上述寫入動 作對於M0 〇與M0 2相同地重複即可。如此，在本實施 形態中，爲了對於存在於1條之字元線上之全部的記億體 單元進行寫入，以2次之動作便完了。因此，藉由2次重 複寫入動作，意識寫入單位=抹除單位=讀出單位之區段 (1字元線）動作成爲可能。又，不重複寫入動作，使寫 入單位爲1 / 2區段（1 / 2字元線）之整頁動作也可能 〇 又’在本說明中使用之電壓値係一例而已，沒有必要 限定於此。 接著，圖5 8係顯示抹除動作之時機之時機圖，說明 抹除動作。成爲抹除對象之記憶體單元假定爲存在於字元 線WL〇〇上之M01〜M03。首先，初期電壓全部設 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐〉 -98- --------------裝·ί '. (請先間讀背面之注意事項#·.^富本頁) 訂· ;線* 454353 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（96 ) 爲Q V。 接著’在t 0之時機，使閘極解碼器2 0之輸出信號 G0與G1爲一13.5V，使全部之字元線WLOO〜 WIj11 確實爲 〇v。 - 接著，在t 1之時機，使選擇電晶體7 0之閘極信號 STOO與STO 1爲3 · 3V，使成爲抹除對象之記億 體單元M〇1〜m〇3之汲極/源極D00〜D04確實 爲0 V。 接著’在t 2之時機，使選擇區塊之副解碼器6 0之 NMOS 電源 BON 爲一1 3 . 5V。 接著，在t 3之時機，使閘極解碼器2 0之輸出信號 G ◦爲3 . 3V。藉由此，選擇區塊內之選擇字元線 WL〇〇成爲—13 . 5V、非選擇字元線WL01爲 0V、非選擇區塊內之字元線WL 1 〇與WL.1 1成爲 0 V。 接著，在t 4之時機，使補助閘極解碼器4 0之輸出 信號AG〇〇與AG0 1爲3 . 3V，對成爲抹除對象之 記憶體單元之補助閘極施加3 . 3 V。在此狀態，對成爲 抹除對象之記憶體單元M〇 1〜M〇 3施加抹除電壓，資 料被抹除。 抹除動作終了之際*首先，在t 5之時機，使補助閘 極解碼器40之輸出信號AG00與AGO 1爲.〇V，使 成爲抹除對象之記憶體單元之補助閘極爲0V。 接著，在t 6之時機，使閘極解碼器2 0之輸出信號 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） _ 99 帰 il, i 萨 1 — I — !!裝 i I i f I 訂 ----- -線 — I VJ (請先閱讀背面之注意事項1¾寫本頁) . 454353 A7 r- B7 五、發明說明（97 ) G〇爲一13 . 5V。藉由此，字元線WLOO〜 WLll全部成爲〇Ve 接著，在t 7之時機，使選擇區塊之副解碼器6 0之 NMOS電源BON爲0V。 乂 - 接著，在t 8之時機，使選擇電晶體7 0之閘極信號 STOO 與 STO 1 爲 〇v。 最後，在t 9之畤機，使閘極解碼器2 0之輸出信號 GO與G1爲〇V，終了抹除動作。 於本實施形態中，對於記憶體單元Μ,Ο〜M3進行抹 除之際，在補助閘極信號AG00與AGO 1成爲 3 . 3V之t 4〜t 5間被施加抹除電壓。在本方式中， 施加於選擇記憶體單元之字元線電壓與補助閘極電壓之中 ，補助閘極電壓之施加時間變短之故，本方式可以說最適 合於緩和對於藉由補助閘極之被接續於非選擇字元線之記 億體單元之干擾之際之方式。 又，在本實施形態中，在補助閘極信號A G 〇 〇與 AGO 1成爲3 . 3V之t 4〜t 5間被施加抹除電壓之 故，抹除時間由補助閘極信號之電壓上升、下降時間所決 定。此補助閘極信號之電壓切換幅度爲小至3.3V之故 ，上升、下降時間快。因此，本方式可以說抹除時間之控 制性優異之方式。但是，關於施加於選擇記憶體單元之字 元線電壓與補助閘極電壓之時機係已經如實施形態1〜6 說明般地，也可以考慮其它之方式’各有其特徵。因此’ 沒有必要限定爲本方式。 本紙張尺度適用中國國家標準（CNS>A4規格（210 X 297公釐） -1 〇〇 - -------------V裝--- (請先閱讀背面之注意事項貧本頁) LSJ· --線· 經濟部智慧財產局員工消費合作社印製 454353 Α7 Β7 五、發明說明（98 ) 又，於本方式中，對於記億體單元MO 1〜M0 3進 行抹除之際，使選擇電晶體之閘極信號S T 0 0與 ST0 1、以及補助閘極信號AG00與AG0 1各各同 時動作。/ ； - 因此，爲了對於存在於1條之字元線上之全部的記億 體單元進行抹除，以1次之動作便完了，意識寫入單位= 抹除單位=讀出單位之區段（1字元線）動作成爲可能。 又，本說明使用之電壓値係一例而已，沒有必要限定 於此。 接著，圖5 9係顯示讀出動作之時機，說明讀出動作 。成爲讀出對象之記憶體單元假定爲M〇 1與M0 3。 首先，全信號之初期電壓設爲0V。接著，在t 0之 時機設閘極解碼器20之輸出信號G0與G1爲3.3V ，全部之字元線WL 〇 〇〜WL 1 1確實成爲0V。 接著，在t 1之時機，使選擇區塊之副解碼器6 0之 ?“〇3電源8〇卩爲3.37。 經濟部智慧財產局員工消費合作社印製 (請先閲讀f面之注意事項再起寫本頁) 接著，在t 2之時機，使閘極解碼器2 0之輸出信號 G 0 爲 0 V。 藉由此*選擇區塊內之選擇字元線WL 0 0爲 3 . 3V、非選擇字元線WL0 1爲0V、非選擇區塊內 之字元線WL 1 〇與WL 1 1爲0V。 接著，在t 3之時機，使補助閘極解碼器40之輸出 信號AGO 1爲3 . 3V，對成爲寫入對象之記憶體單元 之補助閘極施加3 . 3 V。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） Γΐ〇ΤΊ 454353 : 五、發明說明（99 ) 接著，在t 4之時機，由讀出電路3 0對全體資料線 DLO與DL1施加lVe {請先閱讀背面之注意事項再<寫本頁) 接著，在t 5之時機，使選擇電晶體7 0之閘極信號 ST02爲3/. 3V，使成爲都讀出對象之記憶-體單元 MO 1與M0 3之源極DO 1與DO 3確實爲0V。 經濟部智慧財產局員工消費合作社印製 接著，在t 6之時機，使選擇電晶體7 0之閘極信號 ST00爲3.3V。在此狀態，對成爲讀出對象之記憶 體單元M〇 1與M0 3施加讀出電壓，資料被讀出。即， 在此時成爲讀出對象之記憶體單元Μ 〇 1之.臨界値低之情 形，記憶體單元Μ 〇 1成爲開（Ο Ν )狀態，電流流通》 其結果爲：記憶體單元MO 1之汲極電壓DO 2與被接續 於此之全體資料線DL0成爲0V。又，在成爲讀出對象 之記億體單元Μ 〇 1之臨界値高之情形，記憶體單元 Μ〇 1成爲關閉（0 F F )狀態，電流不流通。因此，記 憶體單元Μ〇 1之D 〇 2與被接續於此之全體資料線 DL 〇被保持爲原來之I V。同樣地，於成爲讀出對象之 記億體單元Μ 〇 3中，於記憶體單元之臨界値低之情形， 記憶體單元Μ 〇 3成爲開狀態，電流流通。其結果爲：記 憶體單元Μ〇 3之汲極D 〇 4與被接續於此之全體資料線 D L 1成爲◦ V。 又，在成爲讀出對象之記憶體單元Μ0 3之臨界値高 之情形，記憶體單元Μ 〇 3成爲關閉（〇 F F )狀態，電 流不流通。因此，記憶體單元Μ 0 3之D 0 4與被接續於 此之全體資料線D L 1被保持爲原來之1 V = -102- 本紙張尺度適用中國國家標準（+CNS>A4規格（210 X 297公釐） r . 4 5 4 3 5 3 A7 B7 五、發明說明（1〇〇 ) 藉由讀出電路3 0判別此全體資料線DL之電壓變化 ，或電流變化，進行讀出。 (請先閱讀背面之注意事項再ΐ寫本頁) 讀出動作終了之際，首先，在t 7之時機1使選擇電 晶體7 0之閘極信號S T 0 0爲「0 V。藉由此成爲讀出 對象之記憶體單元MO 1與M0 3之汲極D 0 2與D 0 4 被由讀出電路3 0分離。 接著，在t 8之時機，使選擇電晶體7 0之閘極信號 S T 0 2 爲 0 V。 接著，在t 9之時機，使全體資料線DLO與DL1 爲0 V。 接著，在t 1 0之時機，使補助閘極解碼器4 0之輸 出信號AGO 1爲0V，使成爲寫入對象之記憶體單元之 補助閘極爲0 V。 接著，在t 1 1之時機1使閘極解碼器2 0之輸出信 號GO爲3 . 3V。藉由此，選擇區塊內之字元線 WL00成爲〇V。 經濟部智慧財產局員工消費合作社印製 接著，在t 1 2之時機，使選擇區塊之副解碼器6 0 之PMOS電源BOP爲0V。 最後，在t 1 3之時機，使閘極解碼器2 0之輸出信 號G 〇與G 1爲0 V，讀出動作終了。 於本實施形態中，對於記憶體單元MO 1與M0 3進 行讀出之際，在使選擇電晶體7 0之閘極信號S T 0 2上 升後，再使S T 〇 〇上升之故，再記億體單元M〇 1與 M0 3之源極電壓確實成爲0 V後，再被施加汲極電極。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -103 - 經濟部智慧財產局員工消費合作社印製 A7 4543 5 3 B7 五、發明說明（101 ) 因此，安定之動作成爲可能。 又，在本實施形態中，對於記億體單元Μ 0 1與 Μ0 3進行讀出之際，在選擇電晶體7 0之閘極信號 S Τ 〇 〇成爲·3 . 3 V之t 6〜-_t 7之間，讀出電壓被施 加。此選擇電晶體7 0之閘極信號S T 0 0係控制記億體 單元之汲極電壓用之信號。因此，在本方式中，施加於選 擇記憶體單元之字元線電壓、補助閘極電壓、汲極電壓之 中，汲極電壓之施加時間最短之故，可以說最適合於緩和 汲極干擾之際之方式。但是，施加於選擇記憶體單元之字 元線電壓、補助閘極電壓、汲極電壓之時機已經如實施形 態1〜6說明般地，可有種種之變化，而且各有特徵。因 此，沒有必要限定於本方式。 又，對於記憶體單元M0 〇與M0 2也進行讀出，在 寫入1字元線上之全部記憶體單元之情形，使上述寫入動 作對於M0 0與M0 2相同地重複即可。 如此，在本實施形態中，爲了對於存在於1條之字元 線上之全部的記憶體單元進行讀出，以2次之動作便完了 。因此，藉由2次重複讀出動作，意識寫入單位=抹除單 位=讀出單位之區段（1字元線）動作成爲可能。又，不 重複讀出動作，使讀出單位爲1/2區段（1/2字元線 )之整頁動作也可能°又，在本說明中使用之電壓値係一 例而已，沒有必要限定於此。 <實施形態9 > 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） _ -)〇4_ ----},裝 *------ I 訂---------線 <請先閱讀背面之注意事項寫本頁) 4 54 3 5 3 a? B7 五、發明說明（102 ) (請先閱讀背面之注意事項再<窝本頁> 圖6 0係顯示本實施形態9之半導體積體電路裝置之 電路圖。在本實施形態中，說明解碼器配置之一例。又， 有關記億體單元陣列8 0、補助閘極解碼器4 〇、區塊解 碼器5 0、副解碼器6 0、閘極.解碼器2 0、選擇電晶體 7 ◦、以及讀出電路3 0係與實施形態7、8相同。省略 其之說明。 在本實施形態中，區塊解碼器5 0與補助解碼器4 0 在記憶體單元陣列80之單側各配置1個。1區塊內之補 助閘極信號爲2條之故，寫入或讀出存在於1條字元線上 之全部的記憶體單元之情形，以2次之動作可以使動作完 了。 爲了簡化說明之故，於圖6 0中，顯示2區塊份之電 路圖。在本實施形態之半導體積體電路裝置中，將1區塊 內之記憶體單元陣列2分割，夾住記憶體單元陣列地配置 副解碼器6 0。記憶體單元陣列8 0之分割數當然沒有必 要限定爲2。 經濟部智慧財產局員工消費合作社印製 副解碼器6 0配置於記憶體單元陣列之兩側，補助閘 極解碼器4 0、區塊解碼器5 0、副解碼器6 0配置在字 元線之延長方向。 _1個區塊內之補助閘極信號爲AG 0 0與AG 0 1或 AGIO與AG11之2條。又，1區塊內之選擇電晶體 7 ◦之閘極信號ST ◦◦與ST〇 1或ST1 ◦與 S T 1 1之2條。 成爲區塊解碼器5 0之輸出信號之副解碼器之 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -105- 經濟部智慧財產局員工消費合作社印製 454353 a? B7 五、發明說明（1〇3 ) PMOS電源信號BOP或B1P與NMOS電源信號 BON或B 產生選擇區塊用之位址選擇信號ABD i 以當成輸入信號。 選擇電晶體7 0之閘極信號？ T 〇 0與S T- 0 1或 S T 1 0與S T 1 1係產生選擇區塊用之位址選擇信號 ABD i與將區塊更2分割用之位址選擇信號ABDST 或A B D S B以當成輸入信號。 補助閘極信號AGO 〇與AGO 1或AG 1 0與 AG1 1係產生區塊選擇信號BD0或BD 1與將區塊更 2分割用之位址選擇信號A B D S T或A B D S B以當成 輸入信號。 補助閘極解碼器4 0之輸入信號係使用在區塊解碼器 50內產生之區塊選擇信號BD0或BD1，補助閘極解 碼器40被與區瑰解碼器40鄰接配置。 補助閘極解碼器4 0與區塊解碼器5 0雖然配置於記 憶體單元陣列之左右之其中一方（在圖6 0係左側），但 是，補助閘極解碼器4 0與區塊解碼器5 0之位置關係也 可以使之相反。 又，如後述般地，補助閘極解碼器4 0與區塊解碼器 5 0之選擇方法有各種之變化之故，各信號之流動沒有必 要限定於此。 依據本實施形態，使1區塊內之記憶體單元陣列8 0 分割爲2，夾住記憶體單元陣列地配置副解碼器6 0，可 以使字元線之長度變短，字元線之負荷被降低之故，能謀 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -1〇6 _ — If ϋ> I----— I 訂！I!— I、 .... 、} (請先閱讀背面之注意事項^"寫本頁) 經濟部智慧財產局員工消費合作社印製 454353 五、發明說明（104 ) 求半導體積體電路裝置之高速化。 又，藉由將副解碼器6 0配置於記憶體單元陣列8 0 之兩側，被接續於副解碼器6 0之記憶體單元陣列8 0內 之字元線分開於記億體單元陣列「8 0之左右，相隔1條地 取出即可。因此，字元線與副解碼器6 0之接續部份之佈 置設計變得容易（字元線之節距可以緩和）。 又，藉由使副解碼器6 0配置於記憶體單元陣列8 0 之兩側，可以在字元線2調份之區域配置副解碼器元件’ 副解碼器6 0之佈置設計變得容易。 又，補助閘極解碼器4 0與區塊解碼器5 0對於1區 塊只有各1個之故，解碼器之面積可以抑制在最小限度β 又，補助閘極解碼器4 0與區塊解碼器5 0鄰接之故 ，成爲補助閘極解碼器4 0之輸入之區塊解碼器5 0之輸 出信號BD0與BD1不須引繞至遠方。 又，1區塊內之補助閘極信號爲2條之故，在寫入或 讀出存在於1條之字元線上之全部的記憶體單元之情形， 以假想接地型記憶體單元陣列最低限度需要之2次動作， 可以使得動作完了。 又，解碼器之配置於前述者之外，也有圖6 1或圖 6 2所示之構成。 圖6 1所示之半導體積體電路裝置係區塊解碼器5 〇 與補助閘極解碼器4 0夾住記憶體單元陣列8 0，在相反 側各配置1個者，其它之構成與圖6 0所示之半導體積體 電路裝置相同。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -107- -----------iv^--------訂---------線 (請先閱讀背面之注意事項再r萬本頁) 454353 五、發明說明（105 ) 依據此種半導體積體電路裝置，在前述效果之外’具 有以下之效果。即，補助閘極解碼器4 0之輸出信號（ (請先聞讀背面之注意事項見<"本頁) A G 0 0〜A G 1 1 )需要對記憶體單元陣列8 0配線’ 區塊解碼器之輸出信號（ST〇:〇〜ST1 1-)需要對選 擇電晶體配線。但是，將補助閘極解碼器4 0與區塊解碼 器5 0夾住記憶體單元陣列8 0配置於相反側之故，區塊 解碼器50之輸出信號（S TOO〜ST1 1)不須配線 於補助閘極解碼器4 0上，補助閘極解碼器4 0之輸出信 號（AG00〜AG1 1)不須配線於區塊解碼器50上 。因此，補助閘極解碼器4 0或區塊解碼器5 0之佈置變 得容易。 又，補助閘極解碼器4 0與區塊解碼器5 0之位置關 係也可以相反。 又，圖6 2所示之半導體積體電路裝置係具有區塊解 碼器5 0與補助閘極解碼器4 0各1個配置於記億體單元 陣列8 0之兩側之構成。其它之構成與圖6 0所示之半導 體積體電路裝置相同。 經濟部智慧財蓋局員工消費合作社印製 在此種半導體積體電路裝置之情形，在前述效果之外 ，藉由使補助閘極解碼器4 0與區塊解碼器5 0配置於記 憶體單元陣列8 0之兩側，區塊解碼器5 0之輸出信號（ ST00 〜ST11，Β〇Ρ，Β1Ρ，Β〇Ν，Β1Ν )或補助閘極解碼器4 0之輸出信號（A G 〇 〇〜 AG 1 1 )之配線長成爲一半，負荷降低，半導體積體電 路裝置之高速化變成可能》 本紙張尺度適用中國國家標準（CNS)A4規格（210x297公釐） -108 - 454353 五、發明說明（106 ) <實施形態1 0 > (請先閱讀背面之注意事項再r寫本頁) 圖6 3〜圖6 5係顯示可以適用於實施形態9說明之 半導體積體電路裝置之補助閘極與區塊之選擇方式之電路 方塊圖。於圖·6 3〜圖6 5係以例顯示3個之方式。又’ 在圖6 3〜圖6 5中’爲了簡化說明’顯示1區塊之信號 〇 首先，第1 :說明圖6 3所示之選擇方式。補助閘極 信號（AG 〇 〇，AGO 1 )係將藉由區塊被選擇"fe號 BD 0與將區塊更2分割用之信號ABD ST/ ABD S B被選擇之信號藉由AG i j產生電路進行電壓 轉換而產生。1區塊內之補助閘極信號爲2條之故’在寫 入或讀出存在於1條之字元線上之全部的記億體單元之情 形，以2次之動作，可以使動作完了。 即，補助閘極解碼器4 0之輸入信號係使用在區塊解 碼器5 0內產生之區塊選擇信號B D 0。補助閘極信號 AG00與AGO 1係將藉由ABD i區塊被選擇之信號 B D 〇與將區塊更2分割用之信號A B D S T/ 經濟部智慧財產局員工消費合作社印製 ABDSB被選擇之信號藉由AGi j產生電路進行電壓 轉換而產生。 此種方式，信號BD0與信號ABDST/ AB D S B係電源電壓V c c.系之信號之故，補助閘極信 號AGO 〇與AGO 1必要之電壓在接近電源電壓V c c 之情形，成爲有效之方式。又，1區塊內補助閘極信號有 2條（AGO 〇與AGO 1 )之故，在寫入或讀出存在於 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -109 - 454353 五、發明說明（107 ) <請先閱讀背面之注意事項每ί寫本頁) 1條之字元線上之全部的記憶體單元之情形，以假想接地 型記憶體單元陣列最低限度需要之2次動作，可以使得動 作完了。 接著，說明圖6 4所示之選馮方式。補助閘極信號（ AGO 〇、AGO 1 )係將選擇電晶體之閘極信號（ ST〇〇、ST01)藉由AGi j產生電路進行電壓轉 換而產生。1區塊內之補助閘極信號爲2條之故•在寫入 或讀出存在於1條之字元線上之全部的記億體單元之情形 ，以2次動作可以使得動作完了。 即，補助閘極信號AGO 〇與AGO 1係將藉由 ABD i區塊被選擇之信號BD0與藉由將區塊更2分割 用之信號ABD S T/AB D S B被選擇之信號藉由 STi j產生電路進行電壓轉換所產生之ST00與 ST0 1 (選擇電晶體之閘極信號）更藉由AG i j產生 電路進行電壓轉換而產生。 經濟部智慧財產局員工消費合作社印製 在此種方式中，成爲產生補助閘極信號AG 0 0與 A G 〇 1用之基準之電壓係成爲選擇電晶體之閘極信號 ST00與ST01。因此，補助閘極信號AGO◦與 A G 〇 1所必要之電壓在接近選擇電晶體之閘極信號 ST00與ST01之情形，成爲有效之方式。又’補助 閘極信號爲2條之故，在寫入或讀出存在於1條之字元線 上之全部的記憶體單元之情形，以假想接地型記憶體單元 陣列最低限度需要之2次動作，可以使得動作完了。 接著，說明圖6 5所示之選擇方式。選擇電晶體之閘 本紙張尺度適用中國國家標準（CNS〉A4規格（210 X 297公釐） -110- 454353 經濟部智慧財產局員工消費合作社印製 五、發明說明（1〇8 ) 極信號（STOO、ST01)係將補助閘極信號（ AG〇〇、AG〇l)藉由STi j產生電路進行電壓轉 換而產生。1區塊內之補助閘極信號爲2條之故，在寫入 或讀出存在於1條之字元線上之全部的記憶體單元之情形 ，以2次動作可以使得動作完了。 即，與前述圖6 4之情彤相反，選擇電晶體之閘極信 號STO 〇與STO 1係將藉由ABD i區塊被選擇之信 號B D 〇與藉由將區塊更2分割用之信號A B D S T/ ABD S B被選擇之信號藉由AG i j產生電路進行電壓 轉換所產生之AGOO與AGO 1 (補助閘極信號）更藉 由ST i j產生電路進行電壓轉換而產生。 在此情形，成爲產生選擇電晶體之閘極信號S T 0 0 與STO 1用之基準之電壓係成爲補助閘極信號AGO 0 與AG01。因此，選擇電晶體之閘極信號ST00與 ST 〇 1所必要之電壓在接近補助閘極信號AG 〇 〇與 AG 0 1之情形，成爲有效之方式。又，補助閘極信號爲 2條之故，在寫入或讀出存在於1條之字元線上之全部的 記憶體單元之情形，以假想接地型記憶體單元陣列最低限 度需要之2次動作，可以使得動作完了。 又，本實施形態說明之3種選擇方式可以任意適用於 實施形態9。 <實施形態1 1 > 圖6 6係顯示本實施形態1 1之半導體積體電路裝置 ---------------- <請先閲讀背面之注意事項再^¾本頁) · · 〇 線· 本紙張尺度適用中國國家標準（CNS>A4規格（210 X 297公釐） -111 - 454353 五、發明說明（1〇9 ) 之電路圖。在本實施形態中，說明解碼器配置之其它之例 。又，有關記憶體單元陣列8 0、補助閘極解碼器'4 0、 區塊解碼器50、副解碼器60、閘極解碼器20、選擇 電晶體7 0、以及讀出電路3 0「係與實施形態-7、8相同 。省略其之說明。 區塊解碼器5 0與補助閘極解碼器4 0在記憶體單元 陣列80之單側各配置1個。1區塊內之補助閘極信號爲 1條之故，補助閘極只當成抹除閘極使用。 爲了簡化說明之故，在圖6 6中顯示2區塊份。將1 區塊內之記憶體單元陣列2分割，夾住記憶體單元陣列 8 0地配置副解碼器6 0。又，記憶體單元陣列8 0之分 割數沒有必要限定爲2分割。 副解碼器6 0配置於記憶體單元陣列8 0之兩側.，補 助閘極解碼器4 0、區塊解碼器5 0、副解碼器6 0係配 置於字元線之延長方向= 1區塊內之補助閘極信號爲AGO 0或AG 1 〇之1 條之故，補助閘極只當成抹除閘極使用。 1區塊內之選擇電晶體之閘極信號爲S T 〇 〇與 ST01或ST10與ST1 1之2條之故，成爲區塊解 碼器5 0之輸出信號。 副解碼器6 0之PMOS電源信號B 〇 P或B 1 P與 NMO S電源信號B 〇 N或B 1 N係產生選擇區塊用之位 址選擇信號ABD i以當成輸入信號° 選擇電晶體之閘極信號s T 0 0與S T 0 1或 閱 讀 背 之 注 項 炉_ r裳 頁 訂 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210x297公釐） -112- 454353 五、發明說明（11〇 ) ST 1 0與S T 1 1係產生選擇區塊用之位址選擇信號 AB D i與將區塊更2分割用之位址選擇信號A B D S T 或ABDSB以當成輸入信號。 補助閘極信號AG 〇 0或Α.Ό 1 0係產生區塊選擇信 號BDO或BD1以當成輸入信號。 於補助閘極解碼器.4 0之輸入信號係使用在區塊解碼 器50內產生之區塊選擇信號BDO或BD1，補助閘極 解碼器4 0鄰接區塊解碼器5 0而配置。 補助閘極解碼器4 0與區塊解碼器5 0雖然配置於記 憶體單元陣列之左右之其中一方（在圖6 6係左側），但 是，補助閘極解碼器4 0與區塊解碼器5 0之位置關係也 可以使之相反。 又，如後述般地，補助閘極解碼器4 0與區塊解碼器 5 0之選擇方法有各種之變化之故，各信號之流動沒有必 要限定於此。 依據此種解碼器配置，具有以下之效果： 即，使1區塊內之記憶體單元陣列8 0分割爲2 ，夾 住記憶體單元陣列地配置副解碼器6 0，可以使字元線之 長度變短，字元線之負荷被降低之故，能謀求半導體積體 電路裝置之高速化。. 藉由將副解碼器6 0配置於記億體單元陣列8 0之兩 側，被接續於副解碼器6 0之記憶體單元陣列8 0內之字 元線分開於記憶體單元陣列8 0之左右*相隔1條地取出 即可。因此，字元線與副解碼器6 0之接續部份之佈置設 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 請 先 閱 讀 背 面 之 注 意 事 項 再__ 矿V ί裝 頁 訂 線 經濟部智慧財產局員工消費合作社印製 -113- 4 5 4 3 5 3 五、發明說明（111) 計變得容易（字元線之節距可以緩和）。 藉由使副解碼器6 0配置於記憶體單元陣列8 0之兩 側，可以在字元線2調份之區域配置副解碼器元件’副解 碼器6 0之佈置設計變得容易。.- 補助閘極解碼器4 0與區塊解碼器5 0對於1區塊只 有各1個之故，解碼器之面積可以抑制在最小限度。 補助閘極解碼器4 0與區塊解碼器5 0鄰接之故’成 爲補助閘極解碼器4 0之輸入之區塊解碼器5 0之輸出信 號BDO與BD1不須引繞至遠方。 又，解碼器之配置於前述者之外，也有圖6 7或圖 6 8所示之構成。 .圖6 7所示之半導體積體電路裝置係區塊解碼器5 0 與補助閘極解碼器4 0夾住記億體單元陣列8 0，在相反 側各配置1個者，其它之構_成與圖6 6所示之半導體積體 電路裝置相同》 依據此種半導體積體電路裝置，在前述效果之外，具 有以下之效果。即，補助閘極解碼器4 0之輸出信號（ 經濟部智慧財產局員工消費合作社印製 (請先閲讀背面之注意事項再r寫本頁) --線- A G 0 0〜A G 1 1 )需要對記憶體單元陣列8 0配線， 區塊解碼器之輸出信號（STOO〜ST1 1 )需要對選 擇電晶體配線。但是，將補助閘極解碼器4 0與區塊解碼 器5 0夾住記憶體單元陣列8 0配置於相反側之故，區塊 解碼器50之輸出信號（STOO〜ST1 1)不須配線 於補助閘極解碼器4〇上，補助閘極解碼器4 0之輸出信 號（AG00〜AG1 1)不須配線於區塊解碼器50上 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -114 - 45435 3 A7 __ B7 五、發明說明（112 ) 。因此，補助閘極解碼器4 0或區塊解碼器5 0之佈置變 得容易。 — <請先間讀背面之注意事項再ir寫本頁) 又’補助閘極解碼器4 0與區塊解碼器5 0之位置關 係也可以相反ό - - 又，圖6 8所示之半導體積體電路裝置係具有區塊解 碼器5 0與補助閘極解碼器4 〇各1個配置於記憶體單元 陣列8 0之兩側之構成。其它之構成與圖6 6所示之半導 體積體電路裝置相同。 在此種半導體積體電路裝置之情形，在前述效果之外 ’藉由使補助閘極解碼器4 0與區塊解碼器5 0配置於記 憶體單元陣列8 0之兩側，區塊解碼器5 0之輸出信號（ STOO 〜ST11，Β0Ρ，Β1Ρ，Β0Ν，Β1Ν )或補助閘極解碼器4 0之輸出信號（A G 〇 0〜 AG 1 1 )之配線長成爲一半，負荷降低，半導體積體電 路裝置之高速化變成可能。 <實施形態1 2 > 經濟部智慧財產局員工消費合作社印製 圖6 9以及圖7 0係顯示可以適用於實施形態1 1說 明之半導體積體電路裝置之補助閘極與區塊之選擇方式之 電路方塊圖。可以以圖6 9、7 0所示之2個方式爲例。 又，在圖69、70中，爲了簡化說明，顯示1區塊之信 號。 首先，第1:說明圖69所示之選擇方式。補助閘極 信號（AG 0 0 )係將區塊被選擇信號BD0藉由 -115- 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 454353 五、發明說明（113 ) AGi j產生電路進行電壓轉換而產生。；[區塊內之補助 閘極信號爲1條之故’補助閘極只當成抹除閘極使用。即 ，於補助閘極解碼器4 0之輸入信號係使用在區塊解碼器 5 0內產生之區塊選擇信號B p補助閘極信號 AGOO係將藉由ABD i區塊被選擇之信號BDO藉由 AG i j產生電路進fj電壓轉換而產生。 依據此種選擇方式，信號BDO係電源電壓Vc c系 之信號之故，補助閘極信號A G 〇 〇必要之電壓在接近電 源電壓V c c之情形，成爲有效之方式。 接著’說明圖7 0所示之選擇方式。補助閘極信號係 將副解碼器6 0之PMOS電源信號藉由AG i j產生電 路進行電壓轉換而產生。1區塊內之補助閘極信號爲1條 之故，補助閘極只當成抹除閘極使用。即，補助閘極信號 AGO 0係將藉由ABD i區塊被選擇之信號BDO而被 選擇之信號藉由B i P產生電路進行電壓轉換所產生之 B0P (副解碼器60之PMOS電源信號）更藉由 AG i j產生電路進行電壓轉換而產生。 依據此種選擇方式，成爲產生補助閘極信號AG 0用 之基準之電壓係成爲副解碼器6 0之FMO S電源信號 Β0Ρ。因此，補助閘極信號AG00所必要之電壓在接 近副解碼器6 0之PMO S電源信號B 0 P之情形，成爲 有效之方式。 以上，雖然依據實施形態具體說明依據本發明者完成 之發明，但是，本發明並不限定於前述實施形態，在不脫 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐〉 -116· 閲 讀 背 面 之 注 意 事 項 再, r 寫 本 頁 訂 經濟部智慧財產局員工消費合作社印製 454353 五、發明說明（114 ) 離該要旨之範圍，不用說可以有種種變更可能。 例如，在實施形態1至6中，作爲字元線W L之材料 係使用多晶矽膜、氮化鎢膜、鎢膜之積層膜，但是，代替 氮化鎢膜而使.用其它之阻障金屬.膜、例如鎢、鈦、鉬等之 躍遷金屬元素單體，或其它之氮化物，或其之矽化物（金 屬矽化物）或鋁氮化物，鈷矽化物、鉬矽化物，進而鈦鎢 等之合金膜也可以獲得同樣之效果。又，多晶矽膜與金屬 矽化物之積層膜，所謂之多晶矽化金屬也可以獲得同樣之 效果。 又，在實施形態1至6中，作爲字元線WL之材料雖 係使用多晶矽膜、氮化鎢膜、鎢膜之積層膜，但是代替此 使用多晶矽膜與金屬矽化物之積層膜也可以獲得同樣之效 果。金屬矽化物之代表例有鎢矽化物膜。 又，在實施形態1至6中，做爲分離浮置閘與第3閘 極之絕緣膜雖係使用添加氮之矽氧化膜，但是在將本半導 體積體電路裝置應用於重寫次數少之製品之情形，也可以 使用藉由習知之熱氧化法或C VD法形成之矽氧化膜。 又，在實施形態1至5中，對於分離浮置閘與控制閘 極之絕緣膜雖也使用添加氮之矽氧化膜1但是在被使用於 重寫時之內部動作電壓或重寫速度不太重要之目的之情形 ，也可以使用習知上被廣泛使用之矽氧化膜/矽氮化膜/ 矽氧化膜之積層膜，所謂之ΟΝΟ膜》 又，在實施形態1至6中，雖以在ρ型之井中形成η 型之擴散層之η通道型之記億體爲例做說明，但是，井爲 (請先閲讀背面之注意事項再"容寫本頁) 訂： 線· 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） _ 117 _ 經濟部智慧財產局員工消費合作社印製 4 5 4 3 5 3 A7 一 B7 五、發明說明（115) η型，擴散層成爲p型之p通道型之記憶體單元也可以獲 得同樣之效果。在此情形，在實施形態2、3以及4中， 寫入之際之控制閘極、第3閘極、以及汲極之電位對於井 電位相對地成爲負的値。在這些.文情形，藉由熱電子產生 電子注入。 又，在實施形態1、5以及6中，記憶體單元爲ρ通 道型之情形，寫入之際，控制閘極電位對於井電位，可以 相對地成爲正的値，又，汲極電位對於井電位可以相對地 成爲負的値。在此情形，藉由能帶間通道現象，電子被注 入浮置閘。 又，在任一種之實施形態中，寫入之際，被儲存在浮 置閘之電子之狀態雖然最低2狀態爲必要，但是也可以適 用於形成4狀態以上之準位，於1個之記億體單元記憶2 位元以上之資料之所謂多値記憶。在習知之多値記億中， 即使高精度控制被儲存在浮置閘之電子之量，壓縮各準位 之臨界値分布，與2値記憶相比，存在有最低之臨界値狀 態與最高之臨界値狀態之電壓差變大之問題。因此，在福 勒-諾得漢型之重寫中，產生重寫速度變慢，或寫入電壓 變高之問題'> 依據本發明，寫入以及抹除皆可以低電壓化 爲13 · 5V，換言之，重寫之高速化可行之故，於多値 記億極爲有效。 又，抹除之際，在實施形態2以及4中，於第3閘極 施加對於控制閘極爲正的電位，進行由浮置閘對第3閘極 之電子放出，又，在實施形態3中，對於第1導電型之井 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) 「”8 - {請先閲讀背面之注意事項再r寫本頁) 5J. --線· 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（116) 於控制閘極施加負的電位，第3閘極之電位成爲〇 V，進 行由浮置閘對井之電子放出’但是，也可以使得源極或聞 極擴散層與浮置閘之重叠取得比較大些，進行由浮置閘對 源極、汲極之電子放出。 .〔 - 又，本發明並不單單適用於只具有所謂之快閃記憶體 之半導體積體電路裝置，例如，也可以適用於具備具有不 揮發性半導體記憶元件（快閃記憶體）之記憶體單元陣列 8 ◦部之單晶片微電腦（半導體裝置）。 依掾本案所公開揭露之發明之中，如簡單說明依據代 表性者所獲得之效果，則如下述。 可以縮小半導體積體電路裝置之記憶體單元面積。 可以謀求半導體積體電路裝置之動作速度之提升。 分離半導體積體電路裝置之記憶體單元內之各閘極間 之絕緣膜之缺陷密度減少，可以謀求半導體積體電路裝置 之良率提升。 可以謀求半導體積體電路裝置之內部動作電壓之降低 圖面之簡單說明 圖1係顯示本發明之實施形態1之半導體積體電路裝 置之一例之一部份平面圖。 圖2 (a) 、（b)以及（C)各各係圖1之A — A，、B — B —以及C — C '線剖面圖。 圖3 (a )〜（e )係顯示實施形態1之半導體積體 — — — — —---- ·Ί ----- - -- — ι — — — — — — ^ li— (請先閱讀背面之注意事項#^寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐〉 -119- A7 B7 ^.5435 3 五、發明說明（117) 電路裝置之製造方法之一例之剖面圖。 圖4 (a)〜（d)係顯示實施形態1之半導體積體 電路裝置之製造方法之一例之剖面圖。 圖5 ( a .·)〜（e )係顯示.賓施形態1之半導體積體 電路裝置之製造方法之一例之剖面圖。 圖6係顯示實施形態1之記憶體單元陣列之構成之電 路圖。 圖7係顯示第3閘極電極之取出部份之佈置平面圖。 圖8係顯示第3閘極電極之取出部份之佈置平面圖。 圖9係顯示第3閘極電極之取出部份之佈置平面圖。 圖1 0係顯示第3閘極電極之取出部份之佈置平面圖 圖1 1係顯示第3閘極電極之取出部份之佈置平面圖 〇 圖1 2係顯示第3閘極電極之取出部份之佈置平面圖 〇 圖13係顯示實施形態1之寫入動作，（a)係顯示 等效電路圖，（b )以及（c )係顯示時機圖。 圖1 4係顯示實施形態1之抹除動作，（a )係顯示 等效電路圖1 (b)係顯不時機圖。 圖1 5係顯示實施形態1之讀出動作，（a )係顯示 等效電路圖，（b)以及（c)係顯示時機圖。 圖1 6 ( a )〜（c )係顯示本發明之實施形態2之 半導體積體電路裝置之一例之剖面圖。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) .120- (請先閱讀背面之注^項再·V寫本頁> IB ϋ ----訂---------線· 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 454353 五、發明說明（118 ) 圖1 7係顯示實施形態2之半導體積體電路裝置之製 造方法之剖面圖。 圖1 8係顯示實施形態2之記憶體單元陣列之構成之 電路圖。 」 圖1 9係顯示實施形態2之寫入動作，（a )係顯示 等效電路圖，（b)〜（g)係顯示時機圖。 圖2 0係顯示實施形態2之抹除動作，（a )係顯示 等效電路圖，（b)係顯示時機圖。 圖2 1係顯示實施形態2之讀出動作，（a )係顯示 等效電路圖，（b)〜（g)係顯示時機圖。 圖2 2係顯示本發明之實施形態3之半導體積體電路 裝置之一例之一部份平面圖。
圖23(a) 、（b)以及（c)各各係圖22之A _A 、3-3""以及0 —（^""線剖面圖。 圖2 4 ( a ) 、C b )係以工程順序顯示實施形態3 之半導體積體電路裝置之製造方法之剖面圖。 圖2 5係顯示實施形態3之記憶體單元陣列之構成圖 〇 圖2 6係顯不實施形態3之抹除動作，（a )係顯示 等效電路圖，（b)係顯示時機圖。 圖2 7 ( a )〜（e )係以工程順序顯示實施形態4 之半導體積體電路裝置之製造方法之剖面圖。 圖2 8係顯示本發明之實施形態5之半導體積體電路 裝置之一例之一部份平面圖。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐〉 * 121
訂---------線.^ <請先閱讀背面之注§項再^寫本頁》 .L A7 B7 454353 五、發明說明（119)
圖29 (a) 、（t>)以及（c)各各係圖28之A 一 — 以及C — C**線剖面圖。 圖3 0 ( a )〜（c )係顯示實施形態5之半導體積 體電路裝置之製造方法之—例之·剖面圖。 - W31 (a)〜（c)係顯示實施形態5之半導體積 體電路裝置之製造方法之一例之剖面圖° j®32 (a)〜（d)係顯示實施形態5之半導體積 體電路裝置之製造方法之一例之剖面圖。 圖33 (a)〜（d)係顯示實施形態5之半導體積 體電路裝置之製造方法之一例之剖面圖。 圖3 4係顯示實施形態5之記憶體單元陣列之構成圖 〇 圖3 5係顯示實施形態5之寫入動作，（a )係顯示 等效電路圖，（b)以及（c)係顯示時機圖。 圖3 6係顯示實施形態5之抹除動作，（a )係顯示 等效電路圖，（b)係顯示時機圖。 圖3 7係顯示實施形態5之讀出動作，（a )係顯示 等效電路圖，（b)以及（c)係顯示時機圖。 圖3 8係顯示本發明之實施形態5之半導體積體電路 裝置之一例之一部份平面圖。
圖39 (a) 、 （b)以及（c)各各係圖3 8之A —A —、B _ B —以及C — C 一線剖面圖。 圖40 (a )〜（d)係顯示實施形態6之半導體積 體電路裝置之製造方法之一例之剖面圖。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） .122 V'襄--------訂---------線Λ— (請先閲讀背面之注意事項再f寫本頁} 經濟部智慧財產局員工消費合作社印製 A7 B7 454353 五、發明說明（12〇 ) 圖41 (a)〜（C)係顯示實施形態6之半導體積 體電路裝置之製造方法之一例之剖面圖。 (請先閱讀背面之注意事項再W寫本頁) 圖4 2 ( a )〜（c )係顯示實施形態6之半導體積 體電路装置之製造方法之—例之剖面圖。 — 3係顯示實施形態6之寫入動作，（a)係顯示 等效電路圖，（b)以及（c)係顯示時機圖。 圖4 4係顯示實施形態6之抹除動作，（a )係顯示 等効:電路圖，（b)係顯示等效電路之其它之例，（c) 係顯示時機圖。 .圖45係顯示實施形態6之讀出動作，（a)係顯示 等效電路圖，（b)以及（c)係顯示時機圖》 ® 4 6係槪念地顯示本發明之實施形態7之半導體積 體電路裝置之一例之電路圖。 線、 圖4 7係顯示實施形態7之記億體單元陣列、區塊解 碼器、副解碼器等之配置之電路圖。 圖4 8係顯示具有實施形態7之選擇電晶體構成之半 導體積體電路裝置之寫入動作之時機之時機圖。 經濟部智慧財產局員工消費合作社印製 圖4 9係顯示具有實施形態7之選擇電晶體構成之半 導體積體電路裝置之抹除動作之時機之時機圖》 圖5 0係顯示具有實施形態7之選擇電晶體構成之半 導體積體電路裝置之讀出動作之時機之時機圖。 圖5 1係說明含補助閘極之假想接地型記億體單元陣 列之優點之電路圖。 圖5 2 ( a ) 、（ b )係說明選擇電晶體之必要性之 本紙張尺度適用中國國家標準（CNS>A4規格（210 X 297公釐） -123- 4543 5 3 Α7 Β7 五、發明說明（121 ) 電路圖。 圖5 3係說明讀出電路之節距緩和之電路圖。 (請先閱讀背面之注意事項再C寫本頁) 圖5 4係說明讀出電路之節距緩和之電路圖。 圖5 5係槪念地顯示本發明文實施形態8之半導體積 體電路裝置之一例之電路圖。 圖5 6係顯示實施形態8之記億體單元陣列、區塊解 碼器、副解碼器等之配置之電路圖。 圖5 7係顯示具有實施形態8之選擇電晶體構成之半 導體積體電路裝置之寫入動作之時機之時機圖。 圖5 8係顯示具有實施形態8之選擇電晶體構成之半 導體積體電路裝置之抹除動作之時機之時·機圖。 圖5 9係顯示具有實施形態8之選擇電晶體構成之半 導體積體電路裝置之讀出動作之時機之時機圖。 圖6 0係顯示實施形態9之半導體積體電路裝置之電 路圖。 圖6 1係顯示實施形態9之半導體積體電路裝置之其 它例之電路圖。 經濟部智慧財產局員工消費合作社印製 圖6 2係顯示實施形態9之半導體積體電路裝置之進 而之其它例之電路圖 圖6 3係顯示實施形態1 0之半導體積體電路裝置之 電路圖，爲顯示可以適用於實施形態9說明之半導體積體 電路裝置之補助閘極與區塊之選擇方式之電路區塊圖。 圖6 4係顯示實施形態1 0之半導體積體電路裝置之 其它之例之電路圖，爲顯示可以適用於實施形態9說明之 -124- 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 45435 3 五、發明說明（122) 半導體積體電路裝置之補助閘極與區塊之選擇方式之電路 區塊圖。 (請先閲讀背面之注意事項再r寫本頁) 圖6 5係顯示實施形態1 〇之半導體積體電路裝置之 進而之其它之例之電路圖，爲顯:示可以適用於實施形態9 說明之半導體積體電路裝置之補助閘極與區塊之選擇方式 之電路區塊圖《 圖6 6係顯示實施形態1 1之半導體積體電路裝置之 電路圖。 圖6 7係顯示實施彤態1 1之半導體積體電路裝置之 其它之例之電路圖。 圖6 8係顯示實施形態1 1之半導體積體電路裝置之 進而之其它之例之電路圖。 圖6 9係顯示實施形態1 2之半導體積體電路裝置之 電路圖，爲顯示可以適用於實施形態1 1說明之半導體積 體電路裝置之補助閘極與區塊之選擇方式之電路區塊圖。 經濟部智慧財產局員工消費合作社印製 圖7 0係顯示實施形態1 2之半導體積體電路裝置之 其它之例之電路圖，爲顯示可以適用於實施形態1 1說明 之半導體積體電路裝置之補助閘極與區塊之選擇方式之電 路區塊圖。 主要元件對照表 20 閘極解碼器 30 讀出電路 4 0 閘極解碼器 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -125- 454353 經濟部智慧財產局員工消費合作社印製 五、發明說明（123 ) 5 0 6 0 7 0 8 0 * 10 0 10 1 10 2 10 3 . 10 3b 10 4 10 5 10 6a 10 7a 110 110a 111a 114 118 2 0 5 3 0 0 3 0 1 3 0 2 3 0 3 3 0 4 區塊解碼器 副解碼器 選擇電晶體 記憶體單元陣列 - 半導體基板 井 閘極絕緣膜（第1絕緣膜） 多晶矽膜 第1閘極（浮置閘） 矽氮化膜 源極/汲極擴散層 絕緣膜（第3絕緣膜） 第3閘極 矽氧化膜 絕綠膜（第2絕緣膜） 第2閘極（控制閘極） 結成一束部 接觸孔 源極/汲極擴散層 半導體基板 P型井 元件分離區域 閘極絕緣膜 多晶矽膜 ------------V裳--------訂--------—線 ί請先閱讀背面之注意事項再f寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -126- A7 B7 4543 5 3 五、發明說明（124 ) 閱 η 背 面 之 注 意 事 項 j裝 頁 訂
-線JI 經濟部智慧財產局員工消費合作社印製 0 5 矽氮化膜 1 2 多金屬膜 0 6 矽氧化膜 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -127-

Claims (1)

  1. B845435 3_m__六、申請專利範圍1 . 一種半導體積體電路裝置，其特徵爲： 具有：被形成在半導體基板之主面之第1導電型之井 ;以及於井內，延伸存在於第1方向被形成之第2導電型 之半導體區域以及透過第1絕「緣膜被形成在-前述半導體 基板上之第1閘極：以及透過第2絕緣膜被形成在前述第 1閘極上之第2閘極；以及透過前述第1閘極與第3絕緣 膜被形成之第3閘極；前述第3閘極係延伸存在於前述第1方向而被形成， 被埋入前述第1閘極之間隙地被形成。 2 .如申請專利範圍第1項記載之半導體積體電路裝 置，其中前述第1閘極對於前述第3閘極，對稱地被形成 ，又，前述第3閘極對於前述第1閘極，對稱地被形成。3 .如申請專利範圍第1項記載之半導體積體電路裝 置，其中具有：前述第1閘極係浮置閘，前述第2閘極係控制閘極， 經濟部智恁財是工消費合作社印製 第 之 極置 閘浮 除係 抹極 係間 極 1 閘第 3 述 第前 述 Ίππ 閘 ---------^------V------手 (請先聞讀背面之注^^項再4,',本頁)/} 構 i 閘 1前之 成 極 閘 制 控 係 極 閘 2 第 述 r 極 ΒΒΙ·~ 3m 制 控 係 極 鬧 2 第 述 前 閘 裂置 分浮 制係 控極 係閘 極 1 閘第 3述 第前 述 前 道 通 成 構 2 第 之 極 第機 述之 前方 匕匕 係極 極閘 閘之 兩 之 極 閘 之 道 通 裂 分 與 極 閘 除 抹 制 控 有 具 成 構 之 °fl一一 種 I 中 其 之 造 構 3 第 之 裝導 路 2 電第 體述 積前 體於 導在 半存 之係 載份 記部 項 - 3 之 第其 圍之。 範極上 利閘之 專 3 域 請第區 申述體 如前導 •中半 4 其之 , 型 置電 本紙張尺度適用中國國家標準（CNS } Α4規格（210X297公釐）_ 128 - Λ8 B8 C8 D8 454353 六、申請專利範圍 {請先聞讀背面之注意事項再本頁) 5 ·如申請專利範圍第1項記載之半導體積體電路裝 置’其中前述第1閘極係浮置閘，前述第2閘極係控制聞 極’前述第3閘極係抹除閘極， 前述第3閘極之全面存在於前述第2導電型之半導體 區域之上。 6 .如申請專利範圍第1項記載之半導體積體電路裝 置*其中前述第3絕緣膜係添加氮之矽氧化膜。 7 . ~種半導體積體電路裝置，其特徵爲： 具有：被形成在半導體基板之主面之第1導電型之井 :以及於前述井內，延伸'存在於第1方向被形成之第2導 電型之半導體區域；以及透過第1絕緣膜被形成在前述半 導體基板上之第1閘極；以及透過第2絕緣膜被形成在前 述第1閘極上之第2閘極；以及第3閘極； 前述第3閘極之端面係透過第3絕緣膜與相向於鄰接 之前述第1閘極間之端面而平行存在於前述第1方向之前 述第1閘極之端面相面對地被形成。 經濟部智慧时4^7¾工消費合作社印製 8 .如申請專利範圍第7項記載之半導體積體電路裝 置，其中具有： 前述第1閘極係浮置閘，前述第2閘極係控制閘極， 前述第3閘極係抹除閘極之第1構成； 前述第1閘極係浮置閘，前述第2閘極係控制閘極， 前述第3閘極係控制分裂通道之閘極之第2構成； 前述第1閘極係浮置閘，前述第2閘極係控制閘極， 前述第3閘極係具有控制抹除閘極與分裂通道之閘極之兩 本紙張尺度逋用中國國家揉準（CNS ) A4規格（210X297公釐）_ 129 - or LT Q / A ABCD 經濟部智慧財/415¾工消費合作社印製 六、申請專利範圍 方之機能之閘極之第3構造之其中一種之構成。 9 .如申請專利範圍第8項記載之半導體積體電路裝 置，其中前述第3閘極之其之一部份係存在於前述第2.導 電型之半導體區域之上。 - 1〇.如申請專利範圍第7項記載之半導體積體電路 裝置，其中前述第1閘極係浮置閘，前述第2閘極係控制 閘極，前述第3閘極係抹除閘極， 前述第3閘極之全面存在於前述第2導電型之半導體 區域之上》 1 1 ·如申請專利範圍第7項記載之半導體積體電路 裝置，其中前述第3絕緣膜係添加氮之矽氧化膜。 1 2 . —種半導體積體電路裝置，其特徵爲： 具有：被形成在半導體基板之主面之第1導電型之井 ;以及於前述井內被形成之第2導電型之半導體區域；以 及透過第1絕緣膜被形成在前述半導體基板上之第1閘極 :以及透過第2絕緣膜被形成在前述第1閘極上之第2閘 極，以及透過前述第1閘極與第3絕緣膜被形成之第3閘 極；. 第3閘極之上面係存在於比前述第1閘極上面還低之 位置。 1 3 .如申請專利範圍第1 2項記載之半導體積體電 路裝置，其中具有： 前述第1閘極係浮置閘，前述第2閘極係控制閘極， 前述第3閘極係抹除閘極之第1構成： 本紙張尺度速用中囤國家標準（CNS ) A4規格（210X297公釐） 130 - ---------、裝------1T------0 (請先閲讀背面之注意事項再^> Ϊ本頁) r 4543 5 3 A8 B8 C8 D8 經濟部智慧財/4局員工消費合作社印製 六、申請專利範圍 前述第1閘極係浮置閘，前述第2閘極係控制閘極， 前述第3閘極係控制分裂通道之閘極之第2構成； 前述第1閘極係浮置閘，前述第2閘極係控制閘極， 前述第3閘極係具有控制抹除閘.11與分裂通道之閘極之兩 方之機能之閘極之第3構造之其中一種之構成。 1 4 .如申請專利範圍第1 3項記載之半導體積體電 路裝置，其中前述第3閘極之其之一部份係存在於前述第 2導電型之半導體區域之上。 1 5 .如申請專利範圍第1 2項記載之半導體積體電 路裝置，其中前述第1閘極係浮置閘，前述第2閘極係控 制閘極，前述第3閘極係抹除閘極， 前述第3閘極之全面存在於前述第2導電型之半導體 區域之上。 1 6 .如申請專利範圍第1 2項記載之半導體積體電 路裝置，其中前述第3絕緣膜係添加氮之矽氧化膜》 1 7 . —種半導體積體電路裝置，其特徵爲： 具有：被形成在半導體基板之主面之第1導電型之井 ;以及被形成在前述井內之第2導電型之半導體區域；以 及透過第1絕緣膜被形成在前述半導體基板上之第1閘極 :以及透過第2絕緣膜被形成在前述第1閘極上之第2閘 極；以及透過前述第1閘極與第3絕緣膜被形成之第3閘 極； 前述第3閘極係具有控制抹除閘極與分裂通道之閘極 之兩方之機能。 紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐)~:⑶_ '~~ (請先閲讀背面之注意事項再填；本頁) •裝· 訂 線 454353 六、申請專利範圍 1 8 .如申請專利範圍第1 7項記載之半導體積體電 路裝置’其中前述第3絕緣膜係添加氮之矽氧化膜。 (請先閲讀背面之注意事項再麥，，本頁) 1 9 種半導體積體電路裝置，其特徵爲： 具有：被形成在半導體基板之主面之第1導電型之井 :以及被形成在前述井內之第2導電型之半導體區域；以 及透過第1絕緣膜被形成在前述半導體基板上之第1閘極 :以及透過第2絕緣膜被形成在前述第1閘極上之第2閘 極：以及透過前述第1閘極與第3絕緣膜被形成之第3閘 極； 前述第1絕緣膜之膜厚比前述第2或第3絕緣膜之其 中任何一方之膜厚都大。 2 0 _ —種半導體積體電路裝置，其特徵爲： 經濟部智慧时是玢员工消費合作社印製 具有：被形成在半導體基板之主面之第1導電型之井 ;以及被形成在前述井內之第2導電型之半導體區域；以 及透過第1絕緣膜被形成在前述半導體基板上之第1閘極 :以及透過第2絕緣膜被形成在前述第1閘極上之第2閘 極；以及透過前述第1閘極與第3絕緣膜被形成之第3閘 極； 前述第2閘極係以多晶矽膜與金屬矽化物膜之積層膜 構成，前述第3閘極被埋入存在於前述第1閘極間之間隙 0 2 1 .如申請專利範圍第2 0項記載之半導體積體電 路裝置，其中前述金屬矽化物膜係鎢矽化物膜。 2 2 .如申請專利範圍第2 0項記載之半導體積體電 本紙張尺度適用t國國家標準（CNS ) A<4規格（210X297公釐）· 132 - 454353 A8 68 C8 D8 經濟部智慧財產局員工消賫合作社印製 六、申請專利範圍 路裝置，其中具有： 前述第1閘極間之間隙以前述第1閘極之端面之中平 行於前述第2閘極之延伸存在方向之端面所形成之第1構 成； .· .； - 前述第1閘極間之間隙以前述第1閘極之端面之中垂 直於前述第2閘極之延伸存在方向之端面所形成之第2構 成之其中一種構成。 2 3 . —種半導體積體電路裝置，其特徵爲： 具有：被形成在半導體基板之主面之第1導電型之井 ;以及被形成在前述井內之第2導電型之半導體區域；以 及透過第1絕緣膜被形成在前述半導體基板上之第1閘極 :以及透過第2絕緣膜被形成在前述第1閘極上之第2閘 極；以及透過前述第1閘極與第3絕緣膜被形成之第3閘 極； 前述第2閘極係以包含金屬膜之積層膜所構成。 24.如申請專利範圍第23項記載之半導體積體電 路裝置，其中前述第2閘極係以多晶矽膜與阻障金屬膜與 金屬膜之積層膜所構成。 2 5 .如申請專利範圍第2 3項記載之半導體積體電 路裝置，其中第3閘極被埋入存在於前述第1閘極間之間 隙。 2 6 .如申請專利範圍第2 3項記載之半導體積體電 路裝置，其中具有： 前述第1閘極間之間隙以前述第1閘極之端面之中平 (請先閱讀背面之注意事項再漆頁) -裝. 订 線 本紙張尺度適用中國國家標準（CNS ) A4現格（210X29*7公釐）-133 - 4543 5 3 A8 B8 C8 D8 經滴部智总財4.今貝工消費合作社印製 穴、申請專利範圍 行於前述第2閘極之延伸存在方向之端面所形成之第1構 成； 前述第1閘極間之間隙以前述第1閘極之端面之中垂 直於前述第2 .聞極之延伸存在方._向之端面所形成之第2構 成之其中一種構成。 2 7 .如申請專利範圔第2 3項記載之半導體積體電 路裝置，其中前述阻障金屬膜係屬於鎢膜、鈦膜、鉬膜、 由單體躍遷金屬元素形成之金屬膜或其之氮化物膜或矽化 物膜、或鋁氮化物膜、鈷矽化物膜、鉬矽化物膜、鈦鎢膜 、或彼等之合金膜之其一。 28 .如申請專利範圍第2 5項記載之半導體積體電 路裝置，箕中具有： 前述第1閘極間之間隙以前述第1閘極之端面之中平 行於前述第2閘極之延伸存在方向之端面所形成之第1構 成； 前述第1閘極間之間隙以前述第1閘極之端面之中垂 直於前述第2閘極之延伸存在方向之端面所形成之第2構 成之其中一種構成。 2 9 . —種半導體積體電路裝置，其係具有：被形成 在半導體基板之主面之第1導電型之井；以及被形成在前 述井中之第2導電型之半導體區域；以及接續前述半導體 區域被形成之區域源極線以及區域資料線；以及選擇前述 區域源極線以及區域資料線之選擇電晶體；以及透過第1 絕緣膜被形成在前述半導體基板上之第1閘極：以及透過 {請先閲讀背面之注^^項再來；本頁) -裝. .ΤΓ 線_ 本紙伕尺度適用中國國家標準（CNS ) A4规格（2丨0X297公釐）-134 - 4 5 4 3 5 3 icD 六、申請專利範圍 第2絕緣膜被形成在前述第1閘極上之第2閘極；以及接 續前述第2閘極被形成之字元線；以及透過前述第1閘極 與第3絕緣膜被形成，具有與第1以及第2閘極機能不同 之第3閘極之半導體積體電路裝置，其特徵爲 前述第3閘極之結成一束部係存在於在藉由前述選擇 電晶體構成之記憶體單元區塊內，存在於最接近前述選擇 電晶體之位置之字元線以及前述選擇電晶體之閘極之間。 3 0 .如申請專利範圍第2 9項記載之半導體積體電 路裝置，其中在前述第3閘極之結成一束部份與最接近前 述記憶體單元區塊內之前述選擇電晶體存在之字元線之間 存在偽閘極。 3 1 .如申請專利範圍第2 9項記載之半導體積體電 路裝置，其中具有： 存在於前述記憶體單元區塊內之第3閘極之全部於前 述記億體單元區塊端之其中一方或兩方被結成一束之第1 構成； 存在於前述記憶體單元區塊內之第3閘極於前述記憶 體單元區塊端每隔1個地被結成一束之第2構成之其中一 種之構成。 3 2 .如申請專利範圍第2 9項記載之半導體積體電 路裝置，其係一種存在於前述記憶體單元區塊內之第3閘 極之全部於前述記憶體單元區塊端之其中一方或兩方被結 成一束之半導體積體電路裝置，其中前述第3閘極之選擇 信號係由記憶體單元區塊之選擇信號所產生。 本紙張尺度適用中國國家播準（CNS ) Α4規格（2丨0Χ297公釐）-135 - (请先閱读背面之注意芩項再¥-ί木頁) -装. <1T. 經濟部智慧財.4局a;工消費合作社印¾ 454353 ABCD 經濟部智慧財4局員工消費合作社印製 六、申請專利範圍 3 3 .如申請專利範圍第2 9項記載之半導體積體電 路裝置，其係一種存在於前述記憶體單元區塊內之第3閘 極之全部於前述記憶體單元區塊端之其中一方或兩方被結 成一束之半導體積體電路裝置'其中具有： — 前述第3閘極之選擇信號係由記憶體單元區塊之選擇 信號以及將前述記憶體單元區塊更分割爲2用之信號所產 生之第1構成； 前述第3閘極之選擇信號係由選擇電晶體之閘極選擇 信號所產生之第2構成之其中一種之構成。 3 4 .如申請專利範圍第3 0項記載之半導體積體電 路裝置，其中具有： 接觸孔被配置於前述第3閘極之結成一束部份之第1 構成； 前述第3閘極與僞閘極透過接觸孔與金屬配線被接續 之第2構成之其中一種之構成。 3 5 .如申請專利範圍第3 1項記載之半導體積體電 路裝置，其中前述第3閘極被埋入存在於在垂直於前述字 元線之方向存在之第1閘極之間隙， 驅動前述第3閘極用之解碼器係被配置於前述字元線 之存在方向。 3 6 .如申請專利範圍第3 5項記載之半導體積體電 路裝置，其中具有： 驅動前述第3閘極用之解碼器係配置於記憶體單元陣 列之一端之第1構成； 本紙乐尺度適用中國國家標準（CNS ) A4規格（2丨0x29?公釐）-136- (請先間讀背而之注意事項再" 本頁) ： -•β Γ κ ABCD 4543 5 3 六、申請專利範圍 驅動前述第3閘極用之解碼器係與選擇前述記憶體單 元陣列用之區塊解碼器鄰接被配置之第2構成； 驅動前述第3閘極用之解碼器係與選擇前述記憶體單 元陣列用之區塊解碼器鄰接，夾Γ住記憶體單元褲列配置於 兩端之第3構成之其中一種之構成。 3 7 . —種半導體積體電路裝置之動作方法，其係一 種具有：被形成在半導體基板之主面之第1導電型之井； 以及被形成在前述井內之第2導電型之半導體區域：以及 透過第1絕緣膜被形成在前述半導體基板上之第1閘極； 以及透過第2絕緣膜被形成在前述第1閘極上之第2閘極 ;以及透過前述第1閘極與第3絕緣膜被形成之第3閘極 之半導體積體電路裝置之動作方法，其特徵爲： 前述第1導電型之井爲P型： 藉由將對於前述第3閘極、前述井以及前述半導體區 域之一方之源極之電位爲正的電位施加於前述第2閘極之 控制閘極以及前述半導體區域之另一方之汲極以進行寫入 t 藉由將對於前述控制閘極之電位爲正的電位施加於前 述第3閘極以進行抹除。 3 8 .如申請專利範圍第3 7項記載之半導體積體電 路裝置之動作方法，其中前述寫入之際·，第3閘極之電位 之絕對値比控制閘極之電位之絕對値小。 3 9 ·如申請專利範圍第3 7項記載之半導體積體電 路裝置之動作方法，其中藉由前述寫入被形成之臨界値之 本紙張尺度適用中國國家標牟（CNS > A4規格（210X297公釐）-137 - ----------^------iT------^ {#先閱讀背而之注意事項再^:.本頁) 經濟部智慧財表局員工消費合作社印製 Γ U f 4 5 4 ABCD 六、申請專利範圍 分布係4準位以上。 4 0 . —種半導體積體電路裝置之動作方法’其係一 種具有：被形成在半導體基板之主面之第1導電型之井： 以及被形成在前述井內之第2導電型之半導體-區域；以及 透過第1絕緣膜被形成在前述半導體基板上之第1閘極； 以及透過第2絕緣膜被形成在前述第1閘極上之第2閘極 :以及透過前述第1閘極與第3絕緣膜被形成之第3閘極 之半導體積體電路裝置之動作方法’其特徵爲： 前述第1導電型之井爲η型； 藉由將對於前述第3閘極、前述井以及前述半導體區 域之一方之源極之電位爲負的電位施加於前述第2閘極之 控制閘極以及前述半導體區域之另一方之汲極以進行寫入 ， 藉由將對於前述控制閘極之電位爲正的電位施加於前 述第3閘極以進行抹除= 4 1 .如申請專利範圍第4 0項記載之半導體積體電 路裝置之動作方法，其中前述寫入之際，第3閘極之電位 之絕對値比控制閘極之電位之絕對値小。 4 2 .如申請專利範圍第4 0項記載之半導體積體電 路裝置之動作方法，其中藉由前述寫入被形成之臨界値之 分布係4準位以上。 4 3 . —種半導體積體電路裝置之.動作方法，其係一 種具有··被形成在半導體基板之主面之第1導電型之井； 以及被形成在前述井內之第2導電型之半導體區域；以及 本紙張尺度適用中國國家標準（CNS Μ4規格（210Χ 297公4 ) - 138 - (請先閲讀背西之注意事項再产本頁) .装 ,1r 經濟部智葸財產局員工消費合作社印製 A8 4543 5 3 六、申請專利範圍 (請先閱讀背而之注意事項再:.4頁) 透過第1絕緣膜被形成在前述半導體基板上之第1閘極； 以及透過第2絕緣膜被形成在前述第1閘極上之第2閘極 :以及透過前述第1閘極與第3絕緣膜被形成之第3閘極 之半導體積體電路裝置之動作方法，其特徵爲：-前述第1導電型之井爲p型； 藉由將對於前述第3閘極、前述井以及前述半導體區 域之一方之源極之電位爲正的電位施加於前述第2閘極之 控制閘極以進行寫入： 藉由將對於前述控制閘極之電位爲正的電位施加於前 述第3閘極以進行抹除。 4 4 .如申請專利範圍第4 3項記載之半導體積體電 路裝置之動作方法，其中前述寫入之際，第3閘極之電位 之絕對値比控制閘極之電位之絕對値小。 4 5 .如申請專利範圍第4 3項記載之半導體積體電 路裝置之動作方法，其中藉由前述寫入被形成之臨界値之 分布係4準位以上。 經涪部智慧財產局員工消費合作社印製 4 6 · —種半導體積體電路裝置之動作方法，其係一 種具有：被形成在半導體基板之主面之第1導電型之井； 以及被形成在前述井內之第2導電型之半導體區域：以及 透過第1絕綠膜被形成在前述半導體基板上之第1閘極； 以及透過第2絕緣膜被形成在前述第1閘極上之第2閘極 ，以及透過前述第1閘極與第3絕緣膜被形成之第3閘極 之半導體積體電路裝置之動作方法，其特徵爲： 前述第1導電型之井爲P型； 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）-139 - ^ 454353 A8 BS CS D8 六、申請專利範圍 藉由將對於前述第3閘極、前述井以及前述半導體區 域之一方之源極之電位爲正的電位施加於前述第2閘極之 控制閘極以及前述半導體區域之另一方之汲極以進行寫入 * -I - . ·. 藉由將對於前述井之電位爲負的電位施加於前述控制 閘極，使前述第3閘極之電位爲Ο V以進行抹除。 4 7 .如申請專利範圍第4 6項記載之半導體積體電 路裝置之動作方法，其中前述寫入之際，第3閘極之電位 之絕對値比控制閘極之電位之絕對値小。 4 8 .如申請專利範圍第4 6項記載之半導體積體電 路裝置之動作方法，其中藉由前述寫入被彤成之臨界値之 分布係4準位以上。 4 9 . 一種‘半導體積體電路裝置之動作方法，其係一 種具有：被形成在半導體基板之主面之第1導電型之井； 以及被形成在前述井內之第2導電型之半導體區域；以及 透過第1絕緣膜被形成在前述半導體基板上之第1閘極： 以及透過第2絕緣膜被形成在前述第1閘極上之第2閘極 ;以及透過前述第1閘極與第3絕緣膜被形成之第3閘極 之半導體積體電路裝置之動作方法，其特徵爲： 前述第1導電型之井爲p型； 藉由將對於前述第3閘極、前述井以及前述半導體區 域之一方之源極之電位爲正的電位施加於前述第2閘極之 控制閘極以及前述半導體區域之另一方之汲極以進行寫入 本紙張尺度適用中國國家標準（CNS ) Α4現格（210X297公釐）-140- (請先閱讀背而之注意事項再尸'本頁) •裝- 經濤部智慧財.4局員工消費合作社印製 8 8 8 3 ABCD 4543 5 3 六、申請專利範圍 藉由將對於前述控制閘極之電位爲正的電位施加於前 述井以進行抹除。 5 〇 .如申請專利範圍第4 9項記載之半導體積體電 路裝置之動作方法，其中前述寫「入之際，第3閘極之電位 之絕對値比控制閘極之電位之絕對値小。 5 1 .如申請專利範圍第4 9項記載之半導體積體電 路裝置之動作方法，其中藉由前述寫入被形成之臨界値之 分布係4準位以上。 5 2. —種半導體積體電路裝置之動作方法，其係一 種具有：被形成在半導體基板之主面之第1導電型之井； 以及被形成在前述井內之第2導電型之半導體區域：以及 透過第1絕緣膜被形成在前述半導體基板上之第1閘極； 以及透過第2絕緣膜被形成在前述第1閘極上之第2閘極 :以及透過前述第1閘極與第3絕緣膜被形成之第3閘極 之半導體積體電路裝置之動作方法，其特徵爲： 前述第1導電型之井爲η型； 藉由將對於前述第3閘極、前述井以及前述半導體區 域之一方之源極之電位爲負的電位施加於前述第2閘極之 控制閘極以及前述半導體區域之另一方之汲極以進行寫入 > 藉由將對於前述井之電位爲負的電位施加於前述控制 閘極，使前述第3閘極之電位爲Ο V以進行抹除。 5 3 ·如申請專利範圍第5 2項記載之半導體積體電 路裝置之動作方法，其中前述寫入之際，第3閘極之電位 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）-141 - 装— (诗先背而之注意事項再浐，.本頁) 訂 線 經濟.部智慧財(工消費合作社印« Α8 BS C8 D8 4543 5 3 六、申請專利範圍 之絕對値比控制閘極之電位之絕對値小。 5 4 .如申請專利範圍第5 2項記載之半導體積體電 路裝置之動作方法，其中藉由前述寫入被形成之臨界値之 分布係4準位以上。 - 5 5 . —種半導體積體電路裝置之動作方法，其係一 種具有：被形成在半導體基板之主面之第1導電型之井；. 以及被形成在前述井內之第2導電型之半導體區域；以及 透過第1絕緣膜被形成在前述半導體基板上之第1閘極： 以及透過第2絕緣膜被形成在前述第1閘極上之第2閘極 :以及透過前述第1閘極與第3絕緣膜被形成之第3閘極 之半導體積體電路裝置之動作方法，其特徵爲： 前述第1導電型之井爲η型； 藉由將對於前述第3閘極、前述井以及前述半導體區 域之一方之源極之電位爲負的電位施加於前述第2閘極之 控制閘極以及前述半導體區域之另一方之汲極以進行寫入 藉由將對於前述控制閘極之電位爲正的電位施加於前 述井以進行抹除。 5 6 ·如申請專利範圍第5 5項記載之半導體積體電 路裝置之動作方法，其中前述寫入之際，第3閘極之電位 之絕對値比控制閘極之電位之絕對値小。 5 7 .如申請專利範圍第5 5項記載之半導體積體電 路裝置之動作方法，其中藉由前述寫入被形成之臨界値之 分布係4準位以上。 ' 本紙張尺度適用中國國家標準（CNS ) A4現格（210X297公嫠）-142 - ^裝-- (請先閱讀背而之注意事項再佟本頁) -a 線 經^部智总財產局員工消費合作社印製 Α8 Β8 C8 D8 454353 六、申請專利範圍 5 8 .—種半導體積體電路裝置之動作方法，其係一 種具有：被形成在半導體基板之主面之第1導電型之井； 以及被形成在前述井內之第2導電型之半導體區域；以及 透過第1絕緣膜被形成在前述半「導體基板上之第1閘極； 以及透過第2絕緣膜被形成在前述第1閘極上之第2閘極 :以及透過前述第1閘極與第3絕緣膜被形成之第3閘極 之半導體積體電路裝置之動作方法，其特徵爲： 第1導電型之井爲P型： 藉由將對於前述井以及前述半導體區域之一方之源極 之電位爲正的電位施加於前述第2閘極之控制閘極、前述 第3閘極以及前述半導體區域之另一方之汲極以進行寫入 η 先 閱 讀 背 而 之 意 事 項 再 $ 裝 訂 經濟部智慧財產局員工消費合作社印製 藉由將對於前述控制閘極之電位爲正的 述第3閘極以進行抹除。 5 9 .如申請專利範圍第5 8項記載之 路裝置之動作方法，其中前述寫入之際，第 之絕對値比控制閘極之電位之絕對値小。 6 0 .如申請專利範圍第5 8項記載之 路裝置之動作方法，其中藉由前述寫入被形 分布係4準位以上。 6 1 . —種半導體積體電路裝置之動作 種具有：被形成在半導體基板之主面之第1 以及被形成在前述井內之第2導電型之半導 透過第1絕緣膜被形成在前述半導體基板上 本紙張尺度適用中國國家標準（CNS) Α4規格（210Χ297公釐）-143 - 電位施加於前 半導體積體電 3閘極之電位 半導體積體電 成之臨界値之 方法，其係一 導％型之井； 體區域：以及 之第1閘極； 線 454353_be_ 六、申請專利耽圍 以及透過第2絕緣膜被形成在前述第1閘極上之第2閘極 :以及透過前述第1閘極與第3絕緣膜被形成之第3閘極 之半導體積體電路裝置之動作方法，其特徵爲： 第1導電型之井爲p型； : - 藉由將對於前述井以及前述半導體區域之一方之源極 之電位爲正的電位施加於前述第2閘極之控制閘極、前述 第3閘極以及前述半導體區域之另一方之汲極以進行寫入 ; 藉由將對於前述井之電位爲負的電位施加於前述控制 閘極以進行抹除。 6 2 ·如申請專利範圍第6 1項記載之半導體積體電 路裝置之動作方法，其中前述寫入之際，第3閘極之電位 之絕對値比控制閘極之電位之絕對値小。 6 3 ·如申請專利範圍第6 1項記載之半導體積體電 路裝置之動作方法._，其中藉由前述寫入被形成之臨界値之 分布係4準位以上。 6 4 · —種半導體積體電路裝置之動作方法，其係一 經-部智慧財產局員工消費合作社印製 •’及 井以 之： 型域 電區 導體 1導 第半 之之 面型 主電 之導 板2 基第 體之 導內 半井 在述 成前 形在 被成 :形 有被 具及 ilmil f\ 種以 :極 極閘 閘 2 1 第 第之 之上 上極 板閘 基 1 體第 導述 半前 述在 前成 在形 成被 形膜 被緣 膜絕 綠 2 絕第 1 過 第透 過及 透以 Γ·· C , I方 第作； ㈣動型 極之P 閘置爲 1裝井 第路之 前體電 過積導 透體 1 及導第 以半 ;之 極 聞 3 第 之 成 形 被 膜 緣 絕 爲 徵 特 其 法 J 1 一 ΐ一一 本'.Am尺度通用中國國家標隼（CNS > A4規格（2丨〇)<297公釐 144 — A8 B8 C8 D8 454353 六、申請專利範圍 藉由將對於前述井以及前述半導體區域之一方之源極 之電位爲正的電位施加於前述第2閘極之控制閘極、前述 第3閘極以及前述半導體區域之另一方之汲極以進行寫入 * 一 _ 藉由將對於前述控制閘極之電位爲正的電位施加於前 述井以進行抹除。 6 5 .如申請專利範圍第6 4項記載之半導體積體電 路裝置之動作方法，其中前述寫入之際，第3閘極之電位 之絕對値比控制閘極之電位之絕對値小。 6 6 .如申請專利範圍第6 4項記載之半導體積體電 路裝置之動作方法，其中藉由前述寫入被形成之臨界値之 分布係4準位以上。 6 7 . —種半導體積體電路裝置之動作方法，其係一 種具有：被形成在半導體基板之主面之第1導電型之井； 以及被形成在前述井內之第2導電型之半導體區域；以及 透過第1絕緣膜被形成在前述半導體基板上之第1閘極； 以及透過第2絕緣膜被形成在前述第1閘極上之第2閘極 :以及透過前述第1閘極與第3絕緣膜被形成之第3閘極 之半導體積體電路裝置之動作方法，其特徵爲： ’ 第1導電型之井爲P型； 藉由將對於前述井以及前述半導體區域之一方之源極 之電位爲正的電位施加於前述第2閘極之控制閘極、前述 第3閘極以及前述半導體區域之另一方之汲極以進行寫入 本紙張尺度適用中國國家標隼（CNS > A4規格{210X297公釐）-145 · ----------裝------訂------線 Ί/ ) (請先閱讀背而之注意事項再i:"頁) 經滅部智慧財產忌員工消費合作社印製 B8 C8 D8 454353 六、申請專利範圍 藉由將對於前述控制閘極之電位爲正的電位施加於源 極或汲極之一方以進行抹除。 6 8 .如申請專利範.圍第6 7項記載之半導體積體電 路裝置之動作.方法，其中前述寫.入之際，第3閘極之電位 之絕對値比控制閘極之電位之絕對値小= 6 9 .如申請專利範圍第6 7項記載之半導體積體電 路裝置之動作方法，其中藉由前述寫入被形成之臨界値之 分布係4準位以上。 7 0 . —種半導體積體電路裝置之動作方法，其係一 種具有：被形成在半導體基板之主面之第1導電型之井； 以及被形成在前述井內之第2導電型之半導體區域：以及 透過第1絕緣膜被形成在前述半導體基板上之第1閘極； 以及透過第2絕緣膜被形成在前述第1閘極上之第2閘極 :以及透過前述第1閘極與第3絕緣膜被形成之第3閘極 之半導體積體電路裝置之動作方法，其特徵爲： 第1導電型之井爲η型； 藉由將對於前述井以及前述半導體區域之一方之源極 之電位爲負的電位施加於前述第2閘極之控制閘極、前述 第3閘極以及前述半導體區域之另一方之汲極以進行寫入 > 藉由將對於前述控制閘極之電位爲正的電位施加於前 述第3閘極以進行抹除。 71.如申請專利範圍第70項記載之半導體積體電 路裝置之動作方法，其中前述寫入之際，第3閘極之電位 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ 297公釐）-146 - ' ----------^------1Τ------^ ... \ \) (請先閲讀背而之注意事項再燴本頁) 經濟部智慧財4局員工消費合作社印製 r 454353 8 8 8 8 ABCD 經濟部智慧时是忌貝工消費合作社印製 六、申請專利範圍 之絕對値比控制閘極之電位之絕對値小。 7 2 .如申請專利範圍第7 0項記載之半導體積體電 路裝置之動作方法，其中藉由前述寫入被形成之臨界値之 分布係4準位以上.; - 7 3 . —種半導體積體電路裝置之動作方法，其係一 種具有：被形成在半導體基板之主面之第1導電型之井； 以及被形成在前述井內之第2導電型之半導體區域；以及 透過第1絕緣膜被形成在前述半導體基板上之第1閘極； 以及透過第2絕緣膜被形成在前述第1閘極上之第2閘極 :以及透過前述第1閘極與第3絕緣膜被形成之第3閘極 之半導體積體電路裝置之動作方法，其特徵爲： 第1導電型之井爲η型； 藉由將對於前述井以及前述半導體區域之一方之源極 之電位爲負的電位施加於前述第2閘極之控制閘極、前述 第3閫極以及前述半導體區域之另一方之汲極以進行寫入 t 藉由將對於前述井之電位爲負的電位施加於前述控制 閘極以進行抹除。 7 4 .如申請專利範圍第7 3項記載之半導體積體電 路裝置之動作方法，其中前述寫入之際，第3閘極之電位 之絕對値比控制閘極之電位之絕對値小。 7 5 ·如申請專利範圍第7 3項記載之半導體積體電 路裝置之動作方法，其中藉由前述寫入被形成之臨界値之 分布係4準位以上。 (請先閱讀背而之注意事項再i.本頁) 裝_ *1T 線 表紙張尺度適用中國國家標準（CNS)A4規格（210X297公釐） 147- ABCD 454353 六、申請專利範圍 7 6 . —種半導體積體電路裝置之動作方法，其係一 種具有：被形成在半導體基板之主面之第1導電型^井； 以及被形成在前述井內之第2導電型之半導體區域；以及 透過第1絕緣膜被形成在前述半導體基板上之第1閘極； 以及透過第2絕緣膜被形成在前述第1閘極上之第2閘極 :以及透過前述第1閘極與第3絕緣膜被形成之第3閘極 之半導體積體電路裝置之動作方法，其特徵爲： 第1導電型之井爲η型； 藉由將對於前述井以及前述半導體區域之一方之源極 之電位爲負的電位施加於前述第2閘極之控制閘極、前述 第3閘極以及前述半導體區域之另一方之汲極以進行寫入 * 藉由將對於前述控制閘極之電位爲正的電位施加於前 述井以進行抹除。 7 7 .如申請專利範圍第7 6項記載之半導體積體電 路裝置之動作方法，其中前述寫入之際，第3閘極之電位 之絕對値比控制閘極之電位之絕對値小。 7 8 .如申請專利範圍第7 6項記載之半導體積體電 路裝置之動作方法，其中藉由前述寫入被形成之臨界値之 分布係4準位以上。 7 9 . —種半導體積體電路裝置之製造方法’其特徵 係包含： (a )在半導體基板中形成第1導電型之井之工程； 以及 本紙乐尺度適用中國國家標準（CNS ) A4洗格（210X297公釐）-148 - ----------裝-- (請先閱讀背而之注意事項再奸，本頁) J-a. •線 經濟部智慧財.4局員工消費合作社印製 Α8 ΒΒ C8 D8 4 5 4 3 5 3 六、申請專利範圍 (b)透過第1絕緣膜在前述半導體基板上形成成爲 第1閘極之條紋狀之圖案之工程；以及 ----------裝— (诗先閱讀背而之注意事項再本頁) (C)於前述井中形成對於前述圖案平行延伸存在之 第2導電型之半導體區域之工程.Γ以及 - (d)在藉由前述條紋狀之圖案所形成之間隙形成第 3絕緣膜，再者，埋入前述圖案之間隙地形成第3閘極之 工程；以及 (e )形成延伸存在於與前述條紋狀之圖案垂直之方 向之第2閘極圖案之工程。 8 〇 .如申請專利範圍第7 9項記載之半導體積體電 路裝置之製造方法，其中成爲前述第1閘極之條紋狀之圖 案被加工爲對於第3閘極爲對稱存在，又，前述第3閘極 被加工爲對於成爲第1閘極之條紋狀之圖案爲對稱存在。 8 1 .如申請專利範圍第7 9項記載之半導體積體電 路裝置之製造方法，其中具有： 線 前述第3閘極被形成爲其之全面存在於前述第2導電 型之半導體區域上之第1方法： 經濟部智慧时產局員工消費合作社印製 前述第3閘極被形成爲其之一部份存在於前述第2導 電型之半導體區域之上之第2方法之其中一種方法" 8 2 .如申請專利範圍第7 9項記載之半導體積體電 路裝置之製造方法，其中前述第3閘極被形成爲其之一部 份存在於前述第2導電型之半導體區域之上，藉由斜離子 植入法形成前述第2導電型之半導體區域。 8 3 ·如申請專利範圍第7 9項記載之半導體積體電 本紙張尺度適用中國國家標準（CNS > Λ4規格（210 X 297公釐）-149 - "454353 A8 B8 C8 D8 經濟部晳慧財·4局員工消費合作社印製 六、申請專利範圍 i 路裝置之1； ί造方法，其中前述第3 絕 緣 膜 係 添 加 氮 之 矽 氧 ί 1 化膜。 1 1 8 4. 如申請專利範圍第8 0 項 記 載 之 半 導 體 積 體 電 1 i 路裝置之製 造方法，其中前述第..3 閘 極 對 於 前 述 條 紋 狀 之 請 閲 ί 1 圖案係自我對準地被形成。 背 1¾ 1 1 1 8 5. 一種半導體積體電路裝 置 之 製 造 方 法 其 特 徵 之 意 I 1 係包含： 事 項 I I 再 J 1 (a ) 在半導體基板中形成第 1 導 電 型 之 井 之 工 程 * 以及 本 頁 >w* [ 1 (b ) 透過第1絕緣膜在前述 半 導 體 基 板 上 形 成 第 1 1 ] 閘極之工程 :以及 1 1 1 (c ) 於前述井中形成第2導 電 型 之 半 導 體 區 域 之 X 1 訂 程；以及 1 1 (d ) 在藉由前述第1閘極所 形成 之 間 隙 形 成 第 3 絕 ! I 緣膜，再者 ，埋入前述 1 j 圖案之 間隙地形成第3閘極之工程 以及 U 線 I (e )形成第2閘極圖案之工程 1 1 前述第 3閘極之表面成爲比前 述 第 1 閘 極 之 表 面 還 低 1 1 之位置地加 工第3閘極。 1 1 8 6. 如申請專利範圍第8 5 項 記 -十卜 載 之 半 導 體 積 體 電 1 I 路裝置之製 造方法，其中具有： 1 1 I 前述第 3閘極被形成爲其之全 面 存 在 於 前 述 第 2 導 電 1 1 型之半導體 區域上之第1方法； 1 1 前述第 3閘極被形成爲其之一 部 份 存 在 於 前 述 第 2 導 1 1 1 本紙張足度適用中國國家樣準（CNS > A4規格（ϋ】0χ297公緩）-150- 454353 ABCD 經濟部智慧財4局員工消費合作社印製 六、申請專利範圍 電型之半導體區域之上之第2方法之其中一種方法。 8 7 .如申請專利範圍第8 5項記載之半導體積體電 路裝置之製造方法，其中前述第3閘極被形成爲其之一部 份存在於前述第2導電型之半導_體區域之上，藉由斜離子 植入法形成前述第2導電型之半導體區域。 8 8 .如申請專利範圍第8 5項記載之半導體積體電 路裝置之製造方法，其中前述第3絕緣膜係添加氮之矽氧 化膜。 8 9 · —種半導體積體電路裝置之製造方法，其係一 種具有：被形成在半導體基板之主面之第1導電型之井； 以及被形成在前述井內之第2導電型之半導體區域；以及 透過第1絕緣膜被形成在前述半導體基板上之第1閘極； 以及透過第2絕緣膜被形成在前述第1閘極上之第2閘極 :以及透過前述第1閘極與第3絕緣膜被形成之第3閘極 之半導體積體電路裝置之製造方法，其特徵爲： 設前述第2閘極爲多晶矽膜與金屬矽化物膜之積層膜 ，前述第2閘極之形成爲第3閘極之形成後之工程。 9 ◦.如申請專利範圍第8 9項記載之半導體積體電 路裝置之製造方法，其中前述金屬矽化物膜係鎢矽化物膜 0 9 1 .—種半導體積體電路裝置，其係具有：被形成 在半導體基板之主面之第1導電型之井；以及被形成在前 述井內之第2導電型之半導體區域；以及接續前述半導體 區域被形成之區域源極線以及區域資料線；以及選擇前述 張尺度適用中國國家標準（CNS ) Α4規格（210x297公嫠）' · 151 - {請先間讀背而之注意事項再垆：·^頁) 裝. 訂. 線 ABCD 45435 3 六、申請專利範圍 區域源極線以及區域資料線之選擇電晶體；以及透過第1 絕緣膜被形成在前述半導體基板上之第1閘極；以及透過 前述第1閘極與第2絕緣膜被形成之第，2閘極；以及接續 前述第2閘極被形成之字元線：- 以選擇電晶體被區分之區域源極線以及區域資料線上 之記憶體單元構成記億體單元區塊，前述記憶體單元區塊 被排列於前述字元線方向，構成記憶體單元陣列之半導體 積體電路裝置，其特徵爲： 在夾住前述記憶體單元區塊之兩側 具有被配置於與 前述字元線同一方向之各1條之電源線； 前述區域源極線以及區域資料線透過前述選擇電晶體 ，被與前述電源線之一方以及被配置於垂直於前述字元線 之方向之信號線接續，或被接續於前述電源線之兩方。 9 2 .如申請專利範圍第9 1項記載之半導體積體電 路裝置，其中具有： 前述區域資料線之中之一個區域資料線透過前述選擇 電晶體被接續於電源線與信號線之兩方之第1構成； 前述區域資料線之中之一個區域資料線在前述記憶體 單元區塊之一端透過選擇電晶體被接續於信號線，鄰接於 前述一個之區域資料線之鄰接區域資料線在前述記憶體單 冗區塊之另一端透過選擇電晶體被接續於前述信號線之第 2構成之其中一種之構成。 9 3 .如申請專利範圍第9 1項記載之半導體積體電 路裝置，其中具有： 表紙张又度適用中國國家標準{ CNS > A4規格（210x297公釐）-152 - ----------裝------訂------線 \— (請先閱讀背西之注意事項再i買) 「 "-部智慧財4忌員工消費合作社印製· Α8 Β8 C8 D8 4 54353 六、申請專利範圍 被接續於前述區域源極線與前述區域資料線之選擇電 晶體之閘極信號爲同一信號之第1構成； ----------^— ^—-·/ (請先閱讀背而之注意事項再护ί本頁) 被接續於前述區域源極線之全部的選擇電晶體之閘極 信號爲同一信號之第2構成之其中一種之構成。- 9 4 .如申請專利範圍第9 2項記載之半導體積體電 I 路裝置，其中前述區域資料線之中之一個之區域資料線在 前述記憶體單元區塊之一端透過前述選擇電晶體被接續於 信號線，在前述記憶體單元區塊之另一端透過前述選擇電 晶體被接續於電源線。 9 5 如申請專利範圍第9 4項記載之半導體積體電 路裝置，其中具有： 線 經濟部智慧財4局員工消費合作社印製 接續配置於垂直於前述字元線之延伸存在方向之信號 線與被配置於第η號（η爲整數）之區域資料線之第1選 擇電晶體、接續在前述記憶體單元區塊之一端配置於與前 述字元線同一方向之電源線與第η + 1號之區域資料線之 第2選擇電晶體、接繪則述信號線與第η + 1號之區域資 料線之第3選擇電晶體、以及接續在前述記憶體單元區塊 之另一端配置於與字元線同一方向之電源線與第η號之區 域資料線之第4選擇電晶體； 前述第1以及第2選擇電晶體之閘極信號係同一信號 ，前述第3以及第4選擇電晶體之閘極信號係同一信號。 9 6 · —種半導體積體電路裝置，其係具有：被形成 在半導體基板之主面之第1導電型之井：以及被形成在前 述井中之第2導電型之半導體區域；以及接續前述半導體 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐）-153 - Α8 BS C8 D8 4.54353 六、申請專利範圍 區域被形成之區域源極/資料線；以及選擇前述區域源極 /資料線之擇電晶體：以及透過第1絕緣膜被形成在前 述半導體基板上之第1閘極；以及透過前述第1閘極與第 2絕緣膜被形成之第2閘極：以及接續前述第—2閘極被形 成之字元線； 以前述選擇電晶體被區分之區域源極/資料線上之記 億體單元構成記憶體單元區塊，前述記憶體單元區塊被排 列於前述字元線方向，構成記億體單元陣列； 前述區域源極/汲極線在其作爲前述記憶體單元之區 域源極線動作之情形，作爲鄰接記憶體單元之區域資料線 動作之半導體積體電路裝置； 在夾住前述記憶體單元區塊之兩側 具有被配置於與 前述字元線同一方向之各1條之電源線，以及配置於與前 述字元線垂直之方向之信號線， 前述區域源極/資料線透過前述選擇電晶體，被與前 述電源線之中之其中一方以及前述電源線之兩方接續。 9 7 .如申請專利範圍第9 6項記載之半導體積體電 路裝置，其中具有： 第η號（ η爲整數）之前述區域源極/資料線在前述 記億體單元區塊之一端透過前述選擇電晶體被接續於前述 信號線，第η + 1號之前述區域源極/資料線在前述記憶 體單元區塊之另一端透過前述選擇電晶體被接續於前述信 號線之第1構成； 第η號（η爲整數）之前述區域源極/資料線在前述 本紙張尺度適用中國國家標準（CNS > Μ規格（210X 297公釐）-154 - (請先閱讀背面之注意事項再^彳本頁} 裝 訂_ 經濟部智慧时4局8工消費合作社印製 Α8 Β8 C8 D8 454353 六、申請專利範園 記憶體單元區塊之一端透過前述選擇電晶體被接續於前述 電源線，第η + 1號之前述區域源極/資料線在前述記憶 體單元區塊之另一端透過前述選擇電晶體被接續於前述電 源線之第2構成之其中一種之構.成。 - 9 8 .如申請專利範圍第9 6項記載之半導體積體電 路裝置，其中1條之前述區域源極/資料線在前述記憶體 單元區塊之一端透過前述選擇電晶體被接續於前述信號線 ，在前述記憶體單元區塊之另一端透過前述選擇電晶體被 接續於電前述源線。 9 9 .如申請專利範圍第9 6項記載之半導體積體電 路裝置，其中具有： 配置於與字元線垂直之方向之1條之信號線爲區域源 極/資料線2條份共用之第1構成； 在透過前述選擇電晶體接續前述區域源極/資料線與 前述信號線之情形，與選擇電晶體之區域源極/資料線不 同側之半導體區域與前述信號線之接續部份在2個之記億 體單元區塊間共用之第2構成； 前述電源線在2個之記憶體單元區塊間共用之第3構 成之其中一種之構成。 1 ◦ 0 .如申請專利範圍第9 8項記載之半導體積體 電路裝置，其中具有： 接續配置於垂直於字元線之方向之信號線與第η號（ η爲整數）之區域源極/資料線之第1選擇電晶體、接續 在前述記憶體單元區塊之一端配置於與字元線同一方向之 本紙張尺度適用中國國家標準（CNS ) Α4規格（2!0Χ297公釐）-155 - ---------1 -裝-- (請先閱讨背而之注意事項再好，..本頁) . 線 經濟部智慧財4局員工消費合作社印製 8888 ABCD • 454353 X、申請專利範圍 電源線與第η + 1號之區域源極/資料線之第2選擇電晶 體、接續前述信號線與第η + 1號之區域源極/資料線之 第3選擇電晶體、以及接續在前述記憶體單元區塊之另一 端配置於與字元線同一方向之電源線與第η號之區域源極 /資料線之第4選擇電晶體； ! 前述第1以及第2選擇電晶體之閘極信號係同一信號 ，前述第3以及第4選擇電晶體之閘極信號係同一信號。 1 0. 1 · —種半導體積體電路裝置，其係具有：被形 成在半導體基板之主面之第1導電型之井：.以及被形成在 前述井中之第2導電型之半導體區域；以及接續前述半導 體區域被形成之區域源極/資料線；以及選擇前述區域源 極/資料線之選擇電.晶體：以及透過第1絕緣膜被形成在 前述半導體基板上之第1閘極；以及透過前述第1閘極與 第2絕緣膜被形成之第2閘極；以及接續前述第2閘極被 形成之字元線；以及透過前述第1閘極與第3絕緣膜被形 成，與第1以及第2閘極機能不同之第3閘極； 以前述選擇電晶體被區分之區域源極線以及區域資料 線上之記憶體單元構成記憶體單元區塊，前述記憶體單元 區塊被排列於前述字元線方向，構成記憶體單元陣列之半 導體積體電路裝置，其特徵爲： 前述第3閘極之結成一束部存在於在前述記億體單元 區塊內最接近前述選擇電晶體之位置之字元線以及前述選 擇電晶體之閘極之間； 存在於前述記憶體單元區塊內之第3閘極在前述記憶 本紙張尺度適用中國國家標準（CNS > A4说格（210X297公釐）· 156 - ------------裝— (請先Ra請背面之注意事項再if,本頁) 訂 線 經濟部智慧財產局員工消費合作社印製 8 0〇 0〇 8 ABCD 454353 六、申請專利範圍 體單元區塊端每隔1條地被結成一束； 在夾住前述記億體單元區塊之兩側 具有被配匱於與 前述字元線同一方向之各1條之電源線，以及配置於與前 述字元線垂直之方向之信號線；.- 前述區域源極/資料線透過選擇電晶體，被與前述電 源線之中之其中一方以及前述信號線之兩方接續。 1 0 2 .如申請專利範圍第1 0 1項記載之半導體積 體電路裝置，其中具有： 第η號（η爲整數）之前述區域源極/資料線在前述 記億體單元區塊之一端透過前述選擇電晶體被接續於信號 線，第η + 1號之前述區域源極/資料線在前述記億體單 元區塊之另一端透過前述選擇電晶體被接續於前述信號線 之第1構成； 第η號（η爲整數）之前述區域源極/資料線在前述 記億體單元區塊之一端透過前述選擇電晶體被接續於前述 電源線，第η + 1號之前述區域源極/資料線在前述記憶 體單元區塊之另一端透過選擇電晶體被接續於前述電源線 之第2構成之其中一種之構成。 1 0 3 .如申請專利範圍第1 0 1項記載之半導體積 體電路裝置，其中1條之前述區域源極/資料線在前述記 億體單元區塊之一端透過前述選擇電晶體被接續於前述信 號線，在前述記憶體單元區塊之另一端透過前述選擇電晶 體被接續於前述電源線。 1 0 4 .如申請專利範圍第1 〇 1項記載之半導體積 本紙張尺度適用中國國家標準（CNS ) Α4規格U丨0X 297公釐）-157- ~ ----------^------1T------0 ---s (諸先閱讀背而之注意事項再蟥：本頁) 經濟部晳慧財產局員工涓費合作社印製 454353 A8 B8 CS D8 經濟却智慧財.4局員工消費合作社印製 六、申請專利範圍 體電路裝置，其中具有： 配置於與字元線垂直之方向之1條之信號線爲區域源 極/資料線2條份共用之第1構成； 在透過選擇電晶體接續前述篇域源極/資料線與前述 信號線之情形，與選擇電晶體之區域源極/資料線不同側 之半導體區域與前述信號線之接續部份在2個之記憶體單 元區塊間共用之第2構成； 前述電源線在2個之記憶體單元區塊間共用之第3構 成： 前述區域源極/資料線透過選擇電晶體與配置在與字 元線垂直之方向之信號線接續，在前述信號線接續讀出電 路，接續於第η號（η爲整數）之前述信號線之讀出電路 在由複數之記憶體單元區塊形成之記憶體單元陣列之一端 接續，接續於第η + 1號之前述信號線之讀出電路在前述 記憶體單元陣列之另一端接續之第4構成： 在透過前述選擇電晶體被與區域源極/資料線接續之 前述信號線與讀出電路之間設置開關，藉由前述切換開關 ，使1個之讀出電路爲複數之前述信號線共用之第5構成 之其中一種之構成。 1 0 5 .如申請專利範圍第1 0 3項記載之半導體積 體電路裝置，其中具有： 接續配置於垂直於字元線之方向之信號線與第η號（ η爲整數）之區域源極/資料線之第1選擇電晶體、接_ 在前述記憶體單元區塊之一端配置於與字元線同一方向2 本紙張尺度適用中國國家標準（CNS > A4規格{ 210X297公嫠）-158- (請先閱讀背而之注意事項再浐..本頁) 裝_ 訂 線 Αδ Β8 C8 D8 454353 六、申請專利範圍 ----------^— f (請先閱讀背面之注意事項再# 本頁) 電源線與第η + 1號之區域源極/資料線之第2選擇電晶 體、接續前述信號線與第η + 1號之區域源極/資料線之 第3選擇電晶體、以及接續在前述記憶體單元區塊之另一 端配置於與字元線同一方向之電源線與第η號之區域源極 /資料線之第4選擇電晶體； I 前述第1以及第2選擇電晶體之閘極信號係同一信號 ’前述第3以及第4選擇電晶體之閘極信號係同一信號。 線 1 0 6 . —種半導體積體電路裝置，其係具有：被形 成在半導體基板之主面之第1導電型之井：以及被形成在 前述井中之第2導電型之半導體區域；以及接續前述半導 體區域被形成之區域源極/資料線；以及選擇前述區域源 極/資料線之選擇電晶體；以及透過第1絕緣膜被形成在 前述半導體基板上之第1閘，極，以及透過前述第1閘極與 第2絕緣膜被形成之第2閘極：以及接續前述第2閘極被 形成之字元線；以及透過前述第1閘極與第3絕緣膜被形 成，與第1以及第2閘極機能不同之第3閘極； 經濟部智慧財/i.局員工消費合作社印製 以前述選擇電晶體被區分之區域源極線以及區域資料 線上之記憶體單元構成記憶體單元區塊，前述記憶體單元 區塊被排列於前述字元線方向，構成記憶體單元陣列之半 導體積體電路裝置，其特徵爲： 前述第3閘極之結成一束部存在於在前述記憶體單元 區塊內最接近前述選擇電晶體之位置之字元線以及前述選 擇電晶體之閘極之間： 存在於前述記憶體單元區塊內之第3閘極在前述記憶 本紙張尺度適用中國國家標準（CNS ) A4現格（210X297公赛）-159 - A8 B8 C8 D8 454353 六、申請專利祀圍 體單元區塊端每隔1條地被結成一束； 在夾住前述記憶體單元區塊之兩側 具有被配置於與 前述字元線同一方向之各1條之電源線，以及配置於與前 述字元線垂直之方向之信號線：- 前述區域源極/資料線透過前述選擇電晶體，被與前 述電源線以及前述信號線之兩方接續。 1 0 7 .如申請專利範圍第1 0 6項記載之半導體積 體電路裝置，其中具有： 前述區域源極/資料線透過選擇電晶體接續於前述信 號線，前述接續全部在記憶體單元區塊之一端進行之第1 構成； 前述區域源極/資料線透過選擇電晶體在單元區塊之 一端與配置於與字元線同一方向之電源線接續，前述接續 全部在記憶體單元區塊之一端進行之第2構成之其中一種 之構成。 1 0 8 .如申請專利範圍第1 0 6項記載之半導體積 體電路裝置，其中1條之區域源極/資料線在記億體單元 區塊之一端透過選擇電晶體被接續於信號線，在前述記憶 體單元區塊之另一端透過選擇電晶體被接續於電源線》 1 0 9 .如申請專利範圍第1 0 6項記載之半導體積 體電路裝置，其中具有： 前述信號線爲區域源極/資料線2條份共用之第1構 成； 在透過選擇電晶體接續區域源極/資料線與前述信號 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨Ο X 297公釐）-160 - ： n n 訂 線 (請先閱讀背而之注意事項再"本瓦) 經濟部智慧財產局員工消費合作社印製 Α8 Β8 C8 DS 454353 六、申請專利範圍 線之情形，與前述選擇電晶體之區域源極/資料線不同側 之半導體區域與前述信號線之接續部份在2個之記憶體單 元區塊間共用之第2構成； 前述電源線在2個之記憶體.軍元區塊間共用之第3構 成； 區域源極/資料線透過選擇電晶體與前述信號線接續 ，在前述信號線接續讀出電路，接續於第η號（η爲整數 )之前述信號線之讀出電路在由複數之記憶體單元區塊瑕 成之記憶體單元陣列之一端接續，接續於第η + 1號之前 述信號線之讀出電路在前述記憶體單元陣列之另一端接續 之第4構成； 在透過選擇電晶體被與區域源極/資料線接續之前述 信號線與讀出電路之間設置開關，藉由前述切換開關，使 1個之讀出電路爲複數之信號線共用之第5構成之其中一 種之構成。 1 1 0 .如申請專利範圍第1 〇 8項記載之半導體積 體電路裝置，其中具有： 經濟部智慧財產局員工消費合作社印製 接續配置於垂直於字元線之方向之信號線與第η號（ η爲整數）之區域源極/資料線之第1選擇電晶體、接續 前述信號線與第η + 1號之區域源極/資料線之第2選擇 電晶體、接續在前述記憶體單元區塊之另一端配置於與字 元線同一方向之電源線與第η號之區域源極/資料線之第 3選擇電晶體、以及接續前述信號線與第η + 1號之區域 源極/資料線之第4選擇電晶體； 本紙張尺度適用中國國家標準{ CNS ) Α4規格（ 210x 297公楚）·161· 45435j A8 BS C8 D8 經濟部智慧財.4局員工消費合作社印製 六、申請專利範圍 全部之前述第1選擇電晶體之閘極信號爲同一信號； 全部之前述第2選擇電晶體之閘極信號係同一信號； 前述第1以及第2選擇電晶體之閘極信號爲不同之信 號，全部之前述第3選擇電晶體之閘極信號爲同-一信號； 全部之前述第4選擇電晶體之閘極信號係同一信號； 前述第3以及第4選擇電晶體之閘極信號係不同之信 號。 1 1 1 · 一種半導體積體電路裝置，其係具有：被形 成在半導體基板之主面之第1導電型之井；.以及在前述井 內第1方向延伸存在被形成之第2導電型之半導體區域； 以及透過第1絕緣膜被形成在前述半導體基板上之第1閘 極；以及透過第.2絕緣膜被形成在前述第1閘極上之第2 閘極；以及接續前述第2閘極被形成之字元線.；以及透過 前述第1閘極與第3絕緣膜被形成之第3閘極；前述第3 閘極係被埋入存在於與前述字元線垂直之方向之第1閘極 之間隙而形成之半導體積體電路裝置，其特徵爲： 驅動前述第3閘極用之解碼器被配置於前述字元線之 延伸存在方向。 1 1 2 .如申請專利範圍第1 1 1項記載之半導體積 體電路裝置，其中具有： 驅動前述第3閘極用之解碼器係配置於記憶體單元陣 列之一端之第1構成； 驅動前述第3閘極用之解碼器鄰接配置於選擇由存在 於以選擇電晶體所包圍之複數之字元線上之記憶體單元陣 (請先閱讀背面之注意事項再”：本頁) -裝· 訂 線 本紙張尺度適用中國國家標準（CNS > A4規格（210X297公釐）-162 - 4543 5 3 cl D8 六、申請專利範圍 列所形成之記憶體單元區塊用之區塊解碼器之第2構成； 驅動前述第3閘極用之解碼器係與選擇前述記憶體單 元區塊用之區塊解碼器鄰接，夾住記憶體單元陣列配置於 兩端之第3構成之其中一種之構滅。 - (請先閱讀背面之注意事項再济i本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS > Μ規格（210X 297公釐）-163 -
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100650470B1 (ko) * 1999-07-14 2006-11-28 가부시키가이샤 히타치세이사쿠쇼 반도체 집적 회로 장치와 그 제조 방법 및 그 동작 방법
US8143662B2 (en) 2006-09-15 2012-03-27 Kabushiki Kaisha Toshiba Semiconductor device
TWI463498B (zh) * 2011-11-01 2014-12-01 Silicon Storage Tech Inc 規劃具有獨立抹除閘的分裂閘非依電性浮動閘記憶體胞元之方法

Families Citing this family (68)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6486060B2 (en) * 1998-09-03 2002-11-26 Micron Technology, Inc. Low resistance semiconductor process and structures
US6901006B1 (en) * 1999-07-14 2005-05-31 Hitachi, Ltd. Semiconductor integrated circuit device including first, second and third gates
JP3971873B2 (ja) * 1999-09-10 2007-09-05 株式会社ルネサステクノロジ 半導体集積回路装置およびその製造方法
WO2002056316A1 (fr) 2001-01-12 2002-07-18 Hitachi, Ltd. Memoire remanente a semi-conducteur
JP2003086717A (ja) 2001-09-12 2003-03-20 Mitsubishi Electric Corp 不揮発性半導体記憶装置、不揮発性半導体記憶装置の書き込み方法及び不揮発性半導体記憶装置の消去方法
US6630384B1 (en) * 2001-10-05 2003-10-07 Advanced Micro Devices, Inc. Method of fabricating double densed core gates in sonos flash memory
JP2003168748A (ja) 2001-11-30 2003-06-13 Hitachi Ltd 不揮発性半導体記憶装置およびその製造方法
JP2003188290A (ja) 2001-12-19 2003-07-04 Mitsubishi Electric Corp 不揮発性半導体記憶装置およびその製造方法
JP4050548B2 (ja) 2002-04-18 2008-02-20 株式会社ルネサステクノロジ 半導体記憶装置
KR100479455B1 (ko) * 2002-05-31 2005-03-30 하이맥스 테크놀로지스, 인코포레이티드 디코더의 배치와 그 방법
US7019353B2 (en) * 2002-07-26 2006-03-28 Micron Technology, Inc. Three dimensional flash cell
US20040129986A1 (en) 2002-11-28 2004-07-08 Renesas Technology Corp. Nonvolatile semiconductor memory device and manufacturing method thereof
JP4667719B2 (ja) * 2003-01-17 2011-04-13 スパンション エルエルシー 不揮発性多値半導体メモリ
WO2004068500A1 (ja) * 2003-01-31 2004-08-12 Hitachi, Ltd. 不揮発性半導体記憶装置
JP5039099B2 (ja) * 2003-04-04 2012-10-03 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
US6873541B2 (en) * 2003-06-09 2005-03-29 Macronix International Co., Ltd. Nonvolatile memory programmble by a heat induced chemical reaction
US6778437B1 (en) * 2003-08-07 2004-08-17 Advanced Micro Devices, Inc. Memory circuit for providing word line redundancy in a memory sector
US7023045B2 (en) * 2003-08-20 2006-04-04 Macronix International Co., Ltd. Layout of a flash memory having symmetric select transistors
JP2005085903A (ja) * 2003-09-05 2005-03-31 Renesas Technology Corp 半導体装置およびその製造方法
JP2005209931A (ja) 2004-01-23 2005-08-04 Renesas Technology Corp 不揮発性半導体記憶装置およびその製造方法
JP2005251859A (ja) * 2004-03-02 2005-09-15 Renesas Technology Corp 不揮発性半導体記憶装置
US7064030B2 (en) * 2004-10-08 2006-06-20 Freescale Semiconductor, Inc. Method for forming a multi-bit non-volatile memory device
US7518179B2 (en) * 2004-10-08 2009-04-14 Freescale Semiconductor, Inc. Virtual ground memory array and method therefor
US20060076604A1 (en) * 2004-10-08 2006-04-13 Prinz Erwin J Virtual ground memory array and method therefor
US7638850B2 (en) 2004-10-14 2009-12-29 Saifun Semiconductors Ltd. Non-volatile memory structure and method of fabrication
JP2006121009A (ja) * 2004-10-25 2006-05-11 Renesas Technology Corp 半導体記憶装置およびその製造方法
JP4895823B2 (ja) * 2004-12-28 2012-03-14 スパンション エルエルシー 半導体装置
JP2006222203A (ja) 2005-02-09 2006-08-24 Renesas Technology Corp 半導体装置およびその製造方法
JP4679964B2 (ja) 2005-05-17 2011-05-11 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
JP4892199B2 (ja) 2005-06-06 2012-03-07 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置の製造方法
US7132329B1 (en) 2005-06-29 2006-11-07 Freescale Semiconductor, Inc. Source side injection storage device with spacer gates and method therefor
US7157345B1 (en) * 2005-06-29 2007-01-02 Freescale Semiconductor, Inc. Source side injection storage device and method therefor
US7804126B2 (en) * 2005-07-18 2010-09-28 Saifun Semiconductors Ltd. Dense non-volatile memory array and method of fabrication
US7582929B2 (en) * 2005-07-25 2009-09-01 Freescale Semiconductor, Inc Electronic device including discontinuous storage elements
US7112490B1 (en) * 2005-07-25 2006-09-26 Freescale Semiconductor, Inc. Hot carrier injection programmable structure including discontinuous storage elements and spacer control gates in a trench
US7619275B2 (en) * 2005-07-25 2009-11-17 Freescale Semiconductor, Inc. Process for forming an electronic device including discontinuous storage elements
US7642594B2 (en) * 2005-07-25 2010-01-05 Freescale Semiconductor, Inc Electronic device including gate lines, bit lines, or a combination thereof
US7262997B2 (en) * 2005-07-25 2007-08-28 Freescale Semiconductor, Inc. Process for operating an electronic device including a memory array and conductive lines
US7619270B2 (en) * 2005-07-25 2009-11-17 Freescale Semiconductor, Inc. Electronic device including discontinuous storage elements
KR100706791B1 (ko) * 2005-07-29 2007-04-12 삼성전자주식회사 비휘발성 기억 장치, 그 형성 방법 및 동작 방법
US8921193B2 (en) * 2006-01-17 2014-12-30 Taiwan Semiconductor Manufacturing Company, Ltd. Pre-gate dielectric process using hydrogen annealing
JP2007207380A (ja) 2006-02-03 2007-08-16 Renesas Technology Corp 不揮発性半導体記憶装置
US7592224B2 (en) 2006-03-30 2009-09-22 Freescale Semiconductor, Inc Method of fabricating a storage device including decontinuous storage elements within and between trenches
US7598561B2 (en) * 2006-05-05 2009-10-06 Silicon Storage Technolgy, Inc. NOR flash memory
JP4856488B2 (ja) * 2006-07-27 2012-01-18 ルネサスエレクトロニクス株式会社 半導体装置
US7518912B2 (en) * 2006-08-25 2009-04-14 Powerchip Semiconductor Corp. Multi-level non-volatile memory
KR100855978B1 (ko) * 2006-11-03 2008-09-02 삼성전자주식회사 비휘발성 메모리 소자, 그 적층 구조, 그 동작 방법, 그제조방법 및 비휘발성 메모리 소자를 이용한 시스템
US7651916B2 (en) * 2007-01-24 2010-01-26 Freescale Semiconductor, Inc Electronic device including trenches and discontinuous storage elements and processes of forming and using the same
US7572699B2 (en) * 2007-01-24 2009-08-11 Freescale Semiconductor, Inc Process of forming an electronic device including fins and discontinuous storage elements
US7838922B2 (en) * 2007-01-24 2010-11-23 Freescale Semiconductor, Inc. Electronic device including trenches and discontinuous storage elements
US7535758B2 (en) * 2007-02-06 2009-05-19 Maxim Integrated Products, Inc. One or multiple-times programmable device
US7773429B2 (en) 2007-02-22 2010-08-10 Hynix Semiconductor Inc. Non-volatile memory device and driving method thereof
KR100854871B1 (ko) * 2007-05-07 2008-08-28 주식회사 하이닉스반도체 비휘발성 메모리 소자 및 이를 이용한 프로그램 방법
JP5164400B2 (ja) * 2007-03-12 2013-03-21 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
US7719359B1 (en) 2007-07-31 2010-05-18 Maxim Integrated Products, Inc. Low noise variable gain amplifier
US8320191B2 (en) 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device
US8355278B2 (en) * 2007-10-05 2013-01-15 Micron Technology, Inc. Reducing effects of program disturb in a memory device
JP2010050208A (ja) * 2008-08-20 2010-03-04 Renesas Technology Corp 半導体記憶装置
JP2010267341A (ja) * 2009-05-15 2010-11-25 Renesas Electronics Corp 半導体装置
JP2011044222A (ja) * 2009-07-22 2011-03-03 Toshiba Corp Ｎａｎｄ型フラッシュメモリ
US9455037B2 (en) 2013-03-15 2016-09-27 Microchip Technology Incorporated EEPROM memory cell with low voltage read path and high voltage erase/write path
CN103811061B (zh) * 2014-03-05 2016-08-24 上海华虹宏力半导体制造有限公司 Eeprom及其存储阵列
US10074438B2 (en) * 2016-06-10 2018-09-11 Cypress Semiconductor Corporation Methods and devices for reducing program disturb in non-volatile memory cell arrays
US9997253B1 (en) 2016-12-08 2018-06-12 Cypress Semiconductor Corporation Non-volatile memory array with memory gate line and source line scrambling
US10930731B2 (en) * 2018-10-19 2021-02-23 Mediatek Singapore Pte. Ltd. Integrated circuit device
US10998325B2 (en) * 2018-12-03 2021-05-04 Silicon Storage Technology, Inc. Memory cell with floating gate, coupling gate and erase gate, and method of making same
CN112951833B (zh) * 2019-12-11 2023-06-16 力旺电子股份有限公司 具隔离阱区的存储单元及其相关非挥发性存储器
US11309324B2 (en) * 2020-07-28 2022-04-19 Globalfoundries Singapore Pte. Ltd. Compact memory cell with a shared conductive word line and methods of making such a memory cell

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0671067B2 (ja) 1985-11-20 1994-09-07 株式会社日立製作所 半導体装置
US5719805A (en) * 1987-04-24 1998-02-17 Kabushiki Kaisha Toshiba Electrically programmable non-volatile semiconductor memory including series connected memory cells and decoder circuitry for applying a ground voltage to non-selected circuit units
FR2626401B1 (fr) * 1988-01-26 1990-05-18 Sgs Thomson Microelectronics Memoire eeprom a grille flottante avec transistor de selection de ligne de source
US5168465A (en) * 1988-06-08 1992-12-01 Eliyahou Harari Highly compact EPROM and flash EEPROM devices
US5016950A (en) * 1988-07-05 1991-05-21 Hughes Aircraft Company Full-color zero-order suppressed diffraction optics diffusing screen/louver filter laminate
US5247198A (en) * 1988-09-20 1993-09-21 Hitachi, Ltd. Semiconductor integrated circuit device with multiplayered wiring
US5097444A (en) * 1989-11-29 1992-03-17 Rohm Corporation Tunnel EEPROM with overerase protection
JP2859487B2 (ja) * 1991-07-01 1999-02-17 シャープ株式会社 不揮発性メモリ及びその製造方法
JPH0521812A (ja) * 1991-07-16 1993-01-29 Toshiba Corp 不揮発性半導体メモリ
JP2644426B2 (ja) 1993-04-12 1997-08-25 株式会社東芝 不揮発性半導体記憶装置
US5429974A (en) * 1993-10-22 1995-07-04 United Microelectronics Corporation Post passivation mask ROM programming method
JPH07161845A (ja) 1993-12-02 1995-06-23 Nec Corp 半導体不揮発性記憶装置
DE19500380C2 (de) * 1994-05-20 2001-05-17 Mitsubishi Electric Corp Aktivmatrix-Flüssigkristallanzeige und Herstellungsverfahren dafür
JPH0851164A (ja) * 1994-08-08 1996-02-20 Matsushita Electron Corp 不揮発性半導体記憶装置およびその製造方法
JPH0878544A (ja) * 1994-08-31 1996-03-22 Toshiba Corp 不揮発性半導体記憶装置
US5579259A (en) * 1995-05-31 1996-11-26 Sandisk Corporation Low voltage erase of a flash EEPROM system having a common erase electrode for two individually erasable sectors
KR100192430B1 (ko) * 1995-08-21 1999-06-15 구본준 비휘발성 메모리 및 이 비휘발성 메모리를 프로그램하는 방법
CN1154573A (zh) * 1995-10-31 1997-07-16 日本电气株式会社 制造有擦除栅的非易失半导体存储器的方法
US5761121A (en) * 1996-10-31 1998-06-02 Programmable Microelectronics Corporation PMOS single-poly non-volatile memory structure
JP3234528B2 (ja) 1996-03-29 2001-12-04 三洋電機株式会社 スプリットゲート型トランジスタの製造方法
KR100244276B1 (ko) * 1997-07-09 2000-02-01 김영환 비휘발성 메모리 소자의 어레이 및 그의 제조방법
US5780341A (en) * 1996-12-06 1998-07-14 Halo Lsi Design & Device Technology, Inc. Low voltage EEPROM/NVRAM transistors and making method
JP3493939B2 (ja) * 1997-03-26 2004-02-03 セイコーエプソン株式会社 半導体装置及び半導体装置の製造方法
KR100244277B1 (ko) * 1997-07-09 2000-02-01 김영환 비휘발성 메모리 소자의 제조방법
KR100244278B1 (ko) * 1997-07-09 2000-02-01 김영환 비휘발성 메모리 소자의 제조 방법
JPH11111866A (ja) * 1997-09-30 1999-04-23 Matsushita Electron Corp 半導体記憶装置およびその書き込み・消去方法
US6369410B1 (en) * 1997-12-15 2002-04-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of manufacturing the semiconductor device
US6051860A (en) * 1998-01-16 2000-04-18 Matsushita Electric Industrial Co., Ltd. Nonvolatile semiconductor memory device and method for fabricating the same and semiconductor integrated circuit
JP4012341B2 (ja) * 1999-07-14 2007-11-21 株式会社ルネサステクノロジ 半導体集積回路装置
US6901006B1 (en) * 1999-07-14 2005-05-31 Hitachi, Ltd. Semiconductor integrated circuit device including first, second and third gates
JP2001217423A (ja) * 2000-02-01 2001-08-10 Sony Corp 薄膜半導体装置及び表示装置とその製造方法
JP2002270825A (ja) * 2001-03-08 2002-09-20 Hitachi Ltd 電界効果トランジスタ及び半導体装置の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100650470B1 (ko) * 1999-07-14 2006-11-28 가부시키가이샤 히타치세이사쿠쇼 반도체 집적 회로 장치와 그 제조 방법 및 그 동작 방법
US8143662B2 (en) 2006-09-15 2012-03-27 Kabushiki Kaisha Toshiba Semiconductor device
TWI463498B (zh) * 2011-11-01 2014-12-01 Silicon Storage Tech Inc 規劃具有獨立抹除閘的分裂閘非依電性浮動閘記憶體胞元之方法

Also Published As

Publication number Publication date
KR20010029937A (ko) 2001-04-16
CN100369253C (zh) 2008-02-13
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