TW201444057A - 記憶元件及其製造方法 - Google Patents

Abstract

一種記憶元件包括基底、多數個絕緣結構、多數條位元線、多數個介電層、多數對電荷儲存結構以及多數條字元線。所述基底中具有多數個溝渠，各溝渠沿第一方向排列。所述絕緣結構位於所述溝渠中。所述位元線位於所述絕緣結構下方的所述基底中。各介電層位於相鄰的兩個絕緣結構之間的所述基底上。各電荷儲存結構位於相鄰的所述絕緣結構與所述介電層之間的所述基底上。各字元線沿第二方向排列，覆蓋所述絕緣結構、所述電荷儲存結構、所述介電層以及部分所述基底。

Description

記憶元件及其製造方法

本發明是有關於一種記憶元件及其製造方法。

非揮發性記憶體允許多次的資料程式化、讀取及抹除操作，甚至在記憶體的電源中斷後還能保存儲存於其中的資料。由於這些優點，非揮發性記憶體已成為個人電腦與電子設備中廣泛使用的記憶體。

熟知的應用電荷儲存結構(charge storage structure)的可電程式化及抹除(electrically programmable and erasable)非揮發性記憶體技術，如電子可抹除可程式化唯讀記憶體(EEPROM)及快閃記憶體(flash記憶體)已使用於各種現代化應用。一般的快閃記憶體記憶胞將電荷儲存於浮置閘。另一種快閃記憶體使用非導體材料所組成的電荷捕捉結構(charge -trapping structure)，例如氮化矽，以取代浮置閘的導體材料。當電荷捕捉記憶胞被程式化時，電荷被捕捉且不會移動穿過非導體的電荷捕捉結構。在不持續供應電源時，電荷會一直保持在電荷捕捉層中，維持其資料狀態，直到記憶胞被抹除。電荷捕捉記憶胞可以被操做成為二端記憶胞(two-sided cell)。也就是說，由於電荷不會移動穿過非導體電荷捕捉層，因此電荷可位於不同的電荷捕捉處。換言之，電荷捕捉結構型的快閃記憶體元件中，在每一個記憶胞中可以儲存一個位元以上的資訊。

操作裕度(memory operation window)。換言之，記憶體操作裕度藉由程式化位準(level)與抹除位準之間的差異來定義。由於記憶胞操作需要各種狀態之間的良好位準分離，因此需要大的記憶體操作裕度。然而，二位元記憶胞的效能通常隨著所謂「第二位元效應」而降低。在第二位元效應下，在電荷捕捉結構中定域化的電荷彼此互相影響。例如，在反向讀取期間，施加讀取偏壓至汲極端且檢測到儲存在靠近源極區的電荷(即第一位元)。然而，之後靠近汲極區的位元(即第二位元)產生讀取靠近源極區的第一位元的電位障。此能障可藉由施加適當的偏壓來克服，使用汲極感應能障降低(DIBL)效應來抑制靠近汲極區的第二位元的效應，且允許檢測第一位元的儲存狀態。然而，當靠近汲極區的第二位元被程式化至高啟始電壓狀態且靠近源極區的第一位元在未程式化狀態時，第二位元實質上提高了能障。因此，隨著關於第二位元的啟始電壓增加，第一位元的讀取偏壓已不足夠克服第二位元產生的電位障。因此，由於第二位元的啟始電壓增加，第一位元的啟始電壓提高，因而降低了記憶體操作裕度。第二位元效應減少了2位元記憶體的操作裕度。

此外，記憶胞的程式化可利用通道熱電子注入，而在通道區產生熱電子。當汲極側的記憶胞程式化時，由於被程式化的記憶胞的熱電子漂移，也會導致相鄰源極側的記憶胞同時被程式化的干擾問題。

因此，亟需一種可以抑制第二位元效應以及避免程式化干擾的記憶體元件及其製造方法。

本發明提供一種記憶元件，其可以提供定位的電荷儲存區域，以使電荷可以完全定位化儲存，減少第二位元效應，減少程式化干擾的行為。

本發明提供一種記憶元件的製造方法，其可以透過簡單的製程使得所製造的記憶元件可以提供定位的電荷儲存區域，以使電荷可以完全定位化儲存，得到較佳的第二位元，減少程式化干擾的行為。

本發明實施例提出一種記憶元件，包括基底、多數個第一絕緣結構、多數條位元線、多數個介電層、多數對電荷儲存結構以及多數條字元線。所述基底中具有多數個溝渠，各溝渠沿第一方向排列。所述第一絕緣結構位於所述溝渠中。所述位元線位於所述第一絕緣結構下方的所述基底中。各介電層位於相鄰的兩個第一絕緣結構之間的所述基底上。各電荷儲存結構位於相鄰的所述第一絕緣結構與所述介電層之間的所述基底上。各字元線沿第二方向排列，覆蓋所述第一絕緣結構、所述電荷儲存結構、所述介電層以及部分所述基底。

依照本發明一實施例所述，每一字元線是由單一的導體層所組成，且所述單一的導體層填入於相鄰兩對電荷儲存結構之間的第一間隙以及各對電荷儲存結構之間的第二間隙。

依照本發明一實施例所述，上述的記憶元件更包括多數個第二絕緣結構，且其中每一第二絕緣結構，位於相對應的所述第一絕緣結構上，填入於相鄰兩對電荷儲存結構之間的第一間隙。每一字元線包括圖案化的第一導體層與圖案化的第二導體層。其中，每一圖案化的第一導體層，位於相鄰的兩個第二絕緣結構之間，填入於各對電荷儲存結構之間的第二間隙，且覆蓋所述電荷儲存結構以及所述介電層；以及所述圖案化的第二導體層，覆蓋於所述圖案化的第一導體層與所述絕緣結構。

本發明實施例還提出一種記憶元件，包括：基底、多數個第一絕緣結構、多數條位元線、多數個介電層、多數對電荷儲存結構以及多數條字元線。所述基底中具有多數個溝渠，各溝渠沿第一方向排列。上述第一絕緣結構位於所述溝渠中。上述位元線位於所述第一絕緣結構下方的所述基底中。各介電層位於相鄰的兩個第一絕緣結構之間的所述基底上。各電荷儲存結構位於相鄰的所述第一絕緣結構與所述介電層之間的所述基底上。各字元線沿第二方向排列，所述字元線是由單一的導體層所組成，且所述導體層填入於相鄰兩對電荷儲存結構之間的第一間隙以及各對電荷儲存結構之間的第二間隙，並且與所述第一絕緣結構、所述電荷儲存結構、所述介電層以及部分所述基底接觸。

依照本發明一實施例所述，其中所述電荷儲存結構包括一介電電荷儲存層。

本發明實施例又提出一種記憶元件的製造方法，包括：在基底中形成多數個溝渠，各所述溝渠沿第一方向排列。形成多數個第一絕緣結構，於所述溝渠中。形成多數條位元線，各位元線位於所述第一絕緣結構下方的所述基底中。形成多數個介電層，各介電層位於相鄰的兩個第一絕緣結構之間的所述基底上。形成多數對電荷儲存結構，各電荷儲存結構位於相鄰的所述第一絕緣結構與所述介電層之間的所述基底上。形成多數條字元線，各所述字元線沿第二方向排列，覆蓋所述第一絕緣結構、所述電荷儲存結構、所述介電層以及部分所述基底。

依照本發明一實施例所述，其中形成所述字元線的步驟包括：形成單一的導體層；以及圖案化所述單一的導體層以形成所述字元線，所述字元線填入於相鄰兩對電荷儲存結構之間的第一間隙以及各對電荷儲存結構之間的第二間隙，並且與所述第一絕緣結構、所述電荷儲存結構、所述介電層以及部分所述基底接觸。

依照本發明一實施例所述，其中所述電荷儲存結構、所述介電層、所述位元線以及所述字元線的形成方法包括：在所述基底上形成電荷儲存堆疊層。圖案化所述電荷儲存堆疊層，以形成多數個圖案化的所述電荷儲存堆疊層，所述圖案化的所述電荷儲存堆疊層之間具有所述第二間隙。在所述第二間隙中形成所述介電層。形成一罩幕層，覆蓋所述圖案化的所述電荷儲存堆疊層、所述介電層以及所述基底，並且填入於所述第二間隙中。圖案化所述罩幕層與所述圖案化的所述電荷儲存堆疊層，以形成多數個圖案化的罩幕層與所述電荷儲存結構，並形成所述第一間隙，裸露出所述第一絕緣結構。以所述圖案化的罩幕層為罩幕，進行離子植入製程，於所述第一隔離結構下方的所述基底中形成所述位元線。移除所述圖案化的罩幕層，裸露出所述第二間隙與所述第一間隙。形成所述字元線。

依照本發明一實施例所述，其中形成所述字元線的步驟包括：形成多數個圖案化的第一導體層，所述圖案化的第一導體層位於各對電荷儲存結構之間的第二間隙，且覆蓋所述電荷儲存結構，裸露出所述第一絕緣結構。形成多數個第二絕緣結構，所述第二絕緣結構位入於相鄰兩對電荷儲存結構之間的第一間隙，且覆蓋所述第一絕緣結構。形成多數個圖案化的第二導體層，所述圖案化的第二導體層覆蓋於所述圖案化的第一導體層與所述絕緣結構。

依照本發明一實施例所述，其中所述電荷儲存結構、所述介電層、所述位元線、所述圖案化的第一導體層以及所述第二絕緣結構的形成方法包括：在所述基底上形成一電荷儲存堆疊層。圖案化所述電荷儲存堆疊層，以形成多數個圖案化的所述電荷儲存堆疊層，所述圖案化的所述電荷儲存堆疊層之間具有所述第二間隙。在所述第二間隙中形成所述介電層。形成第一導體層，覆蓋所述圖案化的所述電荷儲存堆疊層、所述介電層以及所述基底，並且填入於所述第二間隙中。圖案化所述第一導體層與所述圖案化的電荷儲存堆疊層，以形成所述圖案化的第一導體層與所述電荷儲存結構，並形成所述第一間隙，裸露出所述第一絕緣結構。以所述圖案化的第一圖案化的第一導體層為罩幕，進行離子植入製程，於所述第一隔離結構下方的所述基底中形成所述位元線。在所述第一間隙中形成所述第二絕緣結構。

基於上述，本發明之記憶元件可以提供定位的電荷儲存區域，以使電荷可以完全定位化儲存，減少第二位元效應，並減少程式化干擾的行為。

此外，本發明之記憶元件的製造方法，其可以透過簡單的製程使得所製造的記憶元件可以提供定位的電荷儲存區域，以使電荷可以完全定位化儲存，得到較佳的第二位元，減少程式化干擾的行為。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1A繪示本發明第二實施例之一種記憶元件的上視圖。圖1B繪示圖1A沿I-I切線的剖面圖。圖1C繪示圖1A沿II-II切線的剖面圖。

請參照圖1A、圖1B與圖1C，本發明第一實施例之一種記憶元件包括基底10、多條位元線50、多條字元線44、多對電荷儲存結構30、多個介電層34、多個絕緣結構18以及多個絕緣結構40。每一記憶胞包括一條字元線44、兩條位元線50、兩個電荷儲存結構30、介電層34。兩個電荷儲存結構30以介電層34以及字元線44物理性分隔開。

基底10中具有井區20。井區20中具有多個溝渠12，沿第一方向延伸，以平行或是實質上平行的方式排列。絕緣結構18位於溝渠12中。位元線50位於絕緣結構18下方的井區20中。各介電層34位於相鄰的兩個絕緣結構18之間的井區20上。各電荷儲存結構30位於相鄰的絕緣結構18與介電層34之間的基底10上。絕緣結構40位於相對應的絕緣結構18上，填入於相鄰兩對電荷儲存結構30之間的間隙38。多條字元線44，沿第二方向延伸，以平行或實質上平行的方式排列，覆蓋絕緣結構18、電荷儲存結構30、介電層34以及部分的井區20。每一字元線44包括圖案化的導體層36a與圖案化的導體層42。每一圖案化的導體層36a位於相鄰的兩個絕緣結構40之間，填入於各對電荷儲存結構30之間的間隙32，且覆蓋電荷儲存結構30、介電層34以及井區20，其剖面例如是呈T型。每一圖案化的導體層42在第二方向延伸，覆蓋圖案化的導體層36a以及絕緣結構40。第二延伸方向與第一延伸方向可以是相互垂直，或是實質上相互垂直。

圖2A至2E繪示本發明第二實施例之一種記憶元件的製造方法。

請參照圖2A，在基底10中形成多個溝渠12，這些溝渠12沿第一方向延伸且以平行或實質上平行的方式排列。基底10可以是半導體基底，例如是矽基底，或是半導體化合物基底，例如是砷化鎵基底。溝渠12的形成方法可以在基底10上形成圖案化的墊氧化層14與罩幕層16，然後透過蝕刻基底10之製程來形成之。溝渠12的深度例如是300至1500埃。

墊氧化層14可以利用熱氧化法或是化學氣相沉積法來形成。罩幕層16的材質可以是氮化矽，其形成方法例如是化學氣相沉積法。

在溝渠12之中形成絕緣結構18。絕緣結構18的形成方法例如是在基底10上形成絕緣層，絕緣層覆蓋罩幕層16並填入溝渠12中，然後，進行化學機械研磨製程或是蝕刻製程，移除溝渠12以外的絕緣層。絕緣層的材料例如是氧化矽或是其他介電材料，其形成的方法例如是化學氣相沉積法。

請參照圖2B，之後，移除罩幕層16與墊氧化層14。然後，在基底10中形成井區20。井區20可以透過離子植入的方式來形成。井區20中具有第一導電型的摻質，例如是P型摻質，例如是硼或是二氟化硼離子。

之後，在基底10上形成電荷儲存堆疊層28。電荷儲存堆疊層28包括介電電荷儲存層，例如是氮化矽。在一實施例中，電荷儲存結構30包括氧化矽層22、氮化矽層24以及氧化矽層26。氧化矽層22以及氧化矽層26的形成方法例如是熱氧化法、化學氣相沉積法或現場蒸氣產生法(in-situ steam generation)。氮化矽層24可以利用爐管氮化法、化學氣相沉積法。氧化矽層22、氮化矽層24以及氧化矽層26的厚度可以分別例如是25至45埃、45至65埃以及80至120埃。

請參照圖1C，將電荷儲存堆疊層28進行圖案化，以形成圖案化的電荷儲存堆疊層29。圖案化的電荷儲存堆疊層29位於絕緣結構18上方且延伸到絕緣結構18兩側的井區20上。相鄰的兩個圖案化的電荷儲存堆疊層29之間具有間隙32。

接著，在相鄰的兩個圖案化的電荷儲存堆疊層29之間的間隙32中形成介電層34。介電層34的材質例如是氧化矽，形成的方法例如是熱氧化法。介電層34的厚度例如是25至70埃。

之後，在基底10上形成導體層36。導體層36覆蓋圖案化的電荷儲存堆疊層29，並填入間隙32，覆蓋介電層34。導體層36的材質例如是摻雜多晶矽，其形成的方法例如是化學氣相沉積法或濺鍍法。導體層36的材質例如是摻雜多晶矽，形成的方法例如是化學氣相沉積法。導體層36的厚度例如是300至500埃。

其後，請參照圖2D，將導體層36以及圖案化的電荷儲存堆疊層29圖案化，以形成圖案化的導體層36a以及電荷儲存結構30以及間隙38。在相鄰的兩個絕緣結構18之間的基底10上有一對電荷儲存結構30，每一對電荷儲存結構30之間有間隙32，介電層34填在此間隙32中；而圖案化的導體層36a覆蓋電荷儲存結構30，且填入於間隙32之中，覆蓋介電層34。間隙38位於相鄰兩對電荷儲存結構30之間，裸露出絕緣結構18。

之後，在絕緣結構18下方的井區20中形成位元線50(或稱為源極與汲極區)。位元線50的形成方法例如是以圖案化的導體層36a為罩幕，進行離子植入製程，將具有第二導電型的摻質植入於井區20之中。第二導電型的摻質為N型摻質，例如是磷或是砷。

其後，請參照圖2E，在間隙38之中形成絕緣結構40。絕緣層40的材料例如是氧化矽或是其他介電材料。絕緣結構40的形成方法例如是在基底10上形成絕緣層(未繪示)。絕緣層覆蓋圖案化的導體層36a並填入於間隙38中。然後，進行化學機械研磨製程或是蝕刻製程，移除間隙38以外的絕緣層。

之後，在基底10上形成圖案化的導體層42。圖案化的導體層42沿第二方向延伸，以平行或實質上平行的方式排列，覆蓋絕緣結構40以及電荷儲存結構30。圖案化的導體層42的形成方法例如是形成導體材料層，然後經由微影蝕刻方式圖案化。做為圖案化的導體層42之導體材料層的材料例如是摻雜多晶矽，其形成的方法例如是化學氣相沉積法或濺鍍法，厚度例如是200至700埃。在形成導體材料層之前，可以先進行蝕刻製程，以移除圖案化的導體層36a表面上形成的原生氧化層。圖案化的導體層42與圖案化的導體層36a做為字元線44。

圖3A繪示本發明第二實施例之一種記憶元件的上視圖。圖3B繪示圖3A沿IV-IV切線的剖面圖。圖3C繪示圖3A沿V-V切線的剖面圖。

請參照圖3A、圖3B與圖3C，本發明第二實施例之一種記憶元件包括基底10、多條位元線50、多條字元線54、多對電荷儲存結構30、多個介電層34以及多個絕緣結構18。每一記憶胞包括一條字元線54、兩條位元線50、兩個電荷儲存結構30、介電層34。兩個電荷儲存結構30以介電層34以及字元線54物理性分隔開。

基底10中具有井區20。井區20中具有多個溝渠12，沿第一方向延伸，以平行或是實質上平行的方式排列。絕緣結構18位於溝渠12中。位元線50位於絕緣結構18下方的井區20中。各介電層34位於相鄰的兩個絕緣結構18之間的井區20上。各電荷儲存結構30位於相鄰的絕緣結構18與介電層34之間的基底10上。多條字元線54，沿第二方向延伸，以平行或實質上平行的方式排列。各字元線54由單一的圖案化導體層所構成，其填入於相鄰兩對電荷儲存結構30之間的間隙38，覆蓋絕緣結構18，且填入於各對電荷儲存結構30之間的間隙32，且覆蓋介電層34、電荷儲存結構30以及井區20。換言之，由單一的圖案化導體層所構成字元線54在第二方向延伸，其形狀例如是呈梳狀。

圖4A至4D繪示本發明第二實施例之一種記憶元件的製造方法。

請參照圖4A，依照上述第一實施例的方法在基底10中形成沿第一方向延伸，且以平行或實質上平行的方式排列的多個溝渠12，並在溝渠12中形成絕緣結構18。然後，在基底10中形成井區20。之後，在基底10上形成圖案化的電荷儲存堆疊層29。接著，在相鄰的兩個圖案化的電荷儲存堆疊層29之間的間隙32中形成介電層34。

之後，在基底10上形成硬罩幕層46。硬罩幕層46覆蓋圖案化的電荷儲存堆疊層29，並填入間隙32，覆蓋介電層34。硬罩幕層46的材質例如是氮化矽，其形成的方法例如是化學氣相沉積法或爐管氮化法。硬罩幕層46的厚度例如是500至1000埃。

其後，請參照圖4B，將硬罩幕層46以及圖案化的電荷儲存堆疊層29圖案化，以形成圖案化的硬罩幕層46a以及電荷儲存結構30以及間隙38。在相鄰的兩個絕緣結構18之間的基底10上有一對電荷儲存結構30，每一對電荷儲存結構30之間有間隙32，介電層34填在此間隙32中；而圖案化的硬罩幕層46a覆蓋電荷儲存結構30，且填入於間隙32之中，覆蓋介電層34。間隙38位於相鄰兩對電荷儲存結構30b之間，裸露出絕緣結構18。

之後，在絕緣結構18下方的井區20中形成位元線50。位元線50的形成方法例如是以圖案化的硬罩幕層46a為罩幕，進行離子植入製程，將具有第二導電型的摻質植入於井區20之中。第二導電型的摻質為N型摻質，例如是磷或是砷。

其後，請參照圖4C，將圖案化的硬罩幕層46a移除，裸露出電荷儲存結構30、介電層34以及絕緣結構18。

之後，請參照圖4D，在基底10上形成圖案化的導體層，以做為字元線54。字元線54沿第二方向延伸，以平行或實質上平行的方式排列。更具體地說，各字元線54由單一的圖案化導體層所構成，其填入於相鄰兩對電荷儲存結構30之間的間隙38，覆蓋絕緣結構18，且填入於各對電荷儲存結構30之間的間隙32，且覆蓋介電層34、電荷儲存結構30以及井區20(圖3C)。換言之，由單一的圖案化導體層所構成字元線54在第二方向延伸，且有部分向基底10表面(向下)延伸，其形狀例如是呈梳狀。字元線54的形成方法例如是形成導體材料層，然後經由微影蝕刻方式圖案化。做為圖案化的導體層54之導體材料層的材料例如是摻雜多晶矽，其形成的方法例如是化學氣相沉積法或濺鍍法，厚度例如是300至700埃。

本發明第二實施例之字元線由單一導體層所構成，可以避免使用兩層導體層在導體層之間形成原生氧化層的問題，因此，可以不需要額外進行移除原生氧化層的步驟，簡化製程步驟，提升元件的可靠度。

請參照圖1C以及圖3C，本發明上述實施例中，每一記憶胞包括一條字元線44/54、兩條位元線50、兩個電荷儲存結構30、介電層34。兩個電荷儲存結構30以介電層34以及字元線44/54物理性分隔開。依據以下公式，本發明實施例可以使得啟始電壓的分布的寬度變窄，避免第二位元效應。

其中gm為轉移電導(transconductance)。ID為汲極電流。VG為閘極電壓。W為閘極(字元線)寬度。mn為電子/電洞遷移率(mobility)。L為閘極長度。Kox為氧化物介電常數。tox為氧化物厚度。VD為汲極電壓。VT為啟始臨界電壓(threshold voltage)。

圖5繪示習知的記憶元件以及本發明第二實施例的記憶元件的啟始電壓分布曲線。

請參照圖5，相較於習知的記憶元件的啟始電壓分布曲線200，本發明第二實施例的記憶元件的啟始電壓分布曲線100的寬度較窄。

請參照圖1C以及圖3C，本發明上述實施例中，相鄰的兩個記憶胞的兩個電荷儲存結構30之間以井區20中的絕緣結構18以及基底10上的絕緣結構40隔開(第一實施例)或是以井區20中的絕緣結構18以及基底10上的字元線54隔開(第二實施例)，由於絕緣結構18位於具有足夠深度的溝渠12之中，因此，當汲極側的記憶胞程式化時，可以避免被程式化的記憶胞的熱電子漂移導致相鄰源極側的記憶胞也同時被程式化的干擾問題。

綜合以上所述，本發明之記憶胞的兩個電荷儲存結構物理性分離，因此可以避免第二位元效應。相鄰兩個記憶胞以位於基底之溝渠中的絕緣結構以及基底上的絕緣結構隔開，或是以於基底之溝渠中的絕緣結構以及基底上的字元線隔開，因此可以避免程式化的干擾(PDX)問題。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10．．．基底

12．．．溝渠

14．．．墊氧化層

16．．．罩幕層

18、40．．．絕緣結構

20．．．井區

22、26．．．氧化矽層

24．．．氮化矽層

28．．．電荷儲存堆疊層

29．．．圖案化的電荷儲存堆疊層

30．．．電荷儲存結構

32、38．．．間隙

34．．．介電層

36．．．導體層

36a、42．．．圖案化的導體層

44、54．．．字元線

50．．．位元線

100、200．．．曲線

I-I、II-II、IV-IV、V-V．．．剖面線

圖1A繪示本發明第一實施例之一種記憶元件的上視圖。                圖1B繪示圖1A沿I-I切線的剖面圖。               圖1C繪示圖1A沿II-II切線的剖面圖。               圖2A至2E繪示本發明第二實施例之一種記憶元件的製造方法。               圖3A繪示本發明第二實施例之一種記憶元件的上視圖。               圖3B繪示圖3A沿IV-IV切線的剖面圖。               圖3C繪示圖3A沿V-V切線的剖面圖。               圖4A至4D繪示本發明第二實施例之一種記憶元件的製造方法。               圖5繪示習知以及本發明第二實施例之記憶元件的啟始電壓分布圖。

10．．．基底

12．．．溝渠

18．．．絕緣結構

20．．．井區

22、26．．．氧化矽層

24．．．氮化矽層

30．．．電荷儲存結構

32、38．．．間隙

34．．．介電層

50．．．位元線

54．．．字元線

Claims (10)

1. 一種記憶元件，包括：一基底，所述基底中具有多數個溝渠，各溝渠沿一第一方向排列；多數個第一絕緣結構，位於所述溝渠中；多數條位元線，位於所述第一絕緣結構下方的所述基底中；多數個介電層，各介電層位於相鄰的兩個第一絕緣結構之間的所述基底上；多數對電荷儲存結構，各電荷儲存結構位於相鄰的所述第一絕緣結構與所述介電層之間的所述基底上；以及多數條字元線，各字元線沿一第二方向排列，覆蓋所述第一絕緣結構、所述電荷儲存結構、所述介電層以及部分所述基底。
2. 如申請專利範圍第1項所述的記憶元件，其中每一字元線是由單一的導體層所組成，且所述單一的導體層填入於相鄰兩對電荷儲存結構之間的第一間隙以及各對電荷儲存結構之間的第二間隙。
3. 如申請專利範圍第1項所述的記憶元件，更包括多數個第二絕緣結構，且其中每一第二絕緣結構，位於相對應的所述第一絕緣結構上，填入於相鄰兩對電荷儲存結構之間的第一間隙；以及每一字元線包括一圖案化的第一導體層與一圖案化的第二導體層，其中：每一圖案化的第一導體層，位於相鄰的兩個第二絕緣結構之間，填入於各對電荷儲存結構之間的第二間隙，且覆蓋所述電荷儲存結構以及所述介電層；以及所述圖案化的第二導體層，覆蓋於所述圖案化的第一導體層與所述絕緣結構。
4. 一種記憶元件，包括：一基底，所述基底中具有多數個溝渠，各溝渠沿一第一方向排列；多數個第一絕緣結構，位於所述溝渠中；多數條位元線，位於所述第一絕緣結構下方的所述基底中；多數個介電層，各介電層位於相鄰的兩個第一絕緣結構之間的所述基底上；多數對電荷儲存結構，各電荷儲存結構位於相鄰的所述第一絕緣結構與所述介電層之間的所述基底上；以及多數條字元線，各字元線沿一第二方向排列，所述字元線是由單一的導體層所組成，且所述導體層填入於相鄰兩對電荷儲存結構之間的第一間隙以及各對電荷儲存結構之間的第二間隙，並且與所述第一絕緣結構、所述電荷儲存結構、所述介電層以及部分所述基底接觸。
5. 如申請專利範圍第4項所述的記憶元件，其中所述電荷儲存結構包括一介電電荷儲存層。
6. 一種記憶元件的製造方法，包括：在一基底中形成多數個溝渠，各所述溝渠沿一第一方向排列；形成多數個第一絕緣結構，於所述溝渠中；形成多數條位元線，各位元線位於所述第一絕緣結構下方的所述基底中；形成多數個介電層，各介電層位於相鄰的兩個第一絕緣結構之間的所述基底上；形成多數對電荷儲存結構，各電荷儲存結構位於相鄰的所述第一絕緣結構與所述介電層之間的所述基底上；以及形成多數條字元線，各所述字元線沿一第二方向排列，覆蓋所述第一絕緣結構、所述電荷儲存結構、所述介電層以及部分所述基底。
7. 如申請專利範圍第6項所述的記憶元件的製造方法，其中形成所述字元線的步驟包括：形成單一的導體層；以及圖案化所述單一的導體層以形成所述字元線，所述字元線填入於相鄰兩對電荷儲存結構之間的第一間隙以及各對電荷儲存結構之間的第二間隙，並且與所述第一絕緣結構、所述電荷儲存結構、所述介電層以及部分所述基底接觸。
8. 如申請專利範圍第7項所述的記憶元件的製造方法，其中所述電荷儲存結構、所述介電層、所述位元線以及所述字元線的形成方法包括：在所述基底上形成一電荷儲存堆疊層；圖案化所述電荷儲存堆疊層，以形成多數個圖案化的所述電荷儲存堆疊層，所述圖案化的所述電荷儲存堆疊層之間具有所述第二間隙；在所述第二間隙中形成所述介電層；形成一罩幕層，覆蓋所述圖案化的所述電荷儲存堆疊層、所述介電層以及所述基底，並且填入於所述第二間隙中；圖案化所述罩幕層與所述圖案化的所述電荷儲存堆疊層，以形成多數個圖案化的罩幕層與所述電荷儲存結構，並形成所述第一間隙，裸露出所述第一絕緣結構；以所述圖案化的罩幕層為罩幕，進行離子植入製程，於所述第一隔離結構下方的所述基底中形成所述位元線；移除所述圖案化的罩幕層，裸露出所述第二間隙與所述第一間隙；以及形成所述字元線。
9. 如申請專利範圍第6項所述的記憶元件的製造方法，其中形成所述字元線的步驟包括：形成多數個圖案化的第一導體層，所述圖案化的第一導體層位於各對電荷儲存結構之間的第二間隙，且覆蓋所述電荷儲存結構，裸露出所述第一絕緣結構；形成多數個第二絕緣結構，所述第二絕緣結構位入於相鄰兩對電荷儲存結構之間的第一間隙，且覆蓋所述第一絕緣結構；以及形成多數個圖案化的第二導體層，所述圖案化的第二導體層覆蓋於所述圖案化的第一導體層與所述絕緣結構。
10. 如申請專利範圍第9項所述的記憶元件的製造方法，其中所述電荷儲存結構、所述介電層、所述位元線、所述圖案化的第一導體層以及所述第二絕緣結構的形成方法包括：在所述基底上形成一電荷儲存堆疊層；圖案化所述電荷儲存堆疊層，以形成多數個圖案化的所述電荷儲存堆疊層，所述圖案化的所述電荷儲存堆疊層之間具有所述第二間隙；在所述第二間隙中形成所述介電層；形成一第一導體層，覆蓋所述圖案化的所述電荷儲存堆疊層、所述介電層以及所述基底，並且填入於所述第二間隙中；圖案化所述第一導體層與所述圖案化的電荷儲存堆疊層，以形成所述圖案化的第一導體層與所述電荷儲存結構，並形成所述第一間隙，裸露出所述第一絕緣結構；以所述圖案化的第一圖案化的第一導體層為罩幕，進行離子植入製程，於所述第一隔離結構下方的所述基底中形成所述位元線；以及在所述第一間隙中形成所述第二絕緣結構。