CN102842340A - 基于pnpn结构的sram电路及其读写方法 - Google Patents
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Abstract
本发明提供了一种基于PNPN结构的SRAM电路，包括多条位线、多条字线、分别与每一条位线以及每一条字线相连的多个存储器单元、串联在每一条位线输入端的多个电位控制器件、串联在每一条位线输出端的多个反相器，其特征在于，存储器单元为PNPN二极管结构的双端器件。本发明的基于PNPN结构的SRAM，由于采取PNPN二极管作为存储器单元，占用面积小、功耗低，有利于SRAM的大规模集成及电路整体性能的提高。由于PNPN二极管独特的反转特性，控制两端电压差就能方便改写存储器单元存储的逻辑值，SRAM写入操作快、错误率低。此外，由于在位线输入端连接有电阻或MOSFET，输出端连接有反相器，SRAM电路读取速度快。
Description
技术领域
本发明涉及一种半导体集成电路器件及其读写方法，特别是涉及一种基于PNPN结构的SRAM电路及其读写方法。
背景技术
当前广泛使用的存储器通常是基于金属-氧化物-半导体场效应管(MOSFET)的，因此简称为MOS存储器。MOS存储器最主要的产品是随机存取存储器(RAM)，一般分为随机存取存储器(DRAM)和静态随机存取存储器(SRAM)。SRAM靠双稳态电路存储信息，不需要刷新，工作速度快，适合用于高速缓冲存储器。
现有的SRAM一般由多个晶体管交叉耦合构成，例如采用6管、8管或9管单元作为其存储单元，集成度低、功耗大。新型的薄膜电容耦合晶闸管(TCCT)虽然晶体管数量减少、面积减小，但依然是一种三端器件，功耗也并未大幅度降低，因此也不利于集成。
另一种新型的存储单元是基于PNPN结构的两端存储单元，其可以高密度集成且制造简单、成本低廉，因此是未来SRAM发展方向。但是由于其是两端器件，与现有的晶体管三端器件的电学特性不同，其外围读写控制逻辑也将发生重大变化，现有的SRAM读写电路已经无法适用于新型的存储单元。
总而言之，需要改进SRAM读写电路以适应新型的集成度高的PNPN结构的存储器单元。
发明内容
因此，本发明的目的在于提供一种基于PNPN结构的SRAM电路及其读写方法，以提高SRAM集成度、降低功耗。
本发明提供了一种基于PNPN结构的SRAM电路，包括多条位线、多条字线、分别与每一条位线以及每一条字线相连的多个存储器单元、串联在每一条位线输入端的多个电位控制器件、串联在每一条位线输出端的多个反相器，其特征在于，所述存储器单元为PNPN二极管结构的双端器件。
其中，所述PNPN二极管结构的双端器件具有正向阻断和正向导通两种双稳状态。其中，所述电位控制器件为电阻或MOSFET。其中，当PNPN二极管两端电压差大于等于正向导通电压且小于等于正向转折电压时，存储器单元保持其存储的逻辑信号。
本发明还提供了一种基于PNPN结构的SRAM电路的写入方法，包括：选择与待写入的存储器单元相连的位线；选择与待写入的存储器单元相连的字线；调整所述位线与字线之间的电压差，使得由PNPN二极管构成的存储器单元完成逻辑1或逻辑0的写入。
其中，升高位线端电压且降低字线端电压，使位线与字线电压差大于PNPN二极管的正向转折电压，使得PNPN二极管进入逻辑1状态。
其中，降低位线端电压且升高字线端电压，使位线与字线电压差小于PNPN二极管的正向导通电压，使得PNPN二极管进入逻辑0状态。
其中，所述位线的输入端串联有MOSFET，当写入操作时，MOSFET保持开启。
本发明还提供了一种基于PNPN结构的SRAM电路的读取方法，包括：选择与待读取的存储器单元相连的位线，并保持该位线电压；选择与待读取的存储器单元相连的字线，降低该字线电压；通过与该位线输出端串联的反相器读出存储的信息。
其中，所述位线输入端串联有MOSFET，当读取操作时，MOSFET关断。
依照本发明的基于PNPN结构的SRAM，由于采取了两端器件PNPN二极管作为存储器单元，占用面积小、功耗低，有利于SRAM的大规模集成以及电路整体性能的提高。由于PNPN二极管独特的反转特性，控制两端电压差就能方便改写存储器单元存储的逻辑值，SRAM写入操作快、错误率低。此外，由于在位线输入端连接有电阻或NMOS或PMOS的电位控制器件，输出端连接有反相器，SRAM电路读取速度快。
本发明所述目的，以及在此未列出的其他目的，在本申请独立权利要求的范围内得以满足。本发明的实施例限定在独立权利要求中，具体特征限定在其从属权利要求中。
附图说明
以下参照附图来详细说明本发明的技术方案，其中：
图1A及1B显示了依照本发明一个实施例的基于PNPN结构SRAM的电路示意图；
图2显示了依照本发明的PNPN结构存储器单元的电流特性图；
图3及图4显示了依照本发明的PNPN结构存储器单元位线端的电流时序变化图；
图5A至5D显示了依照本发明的多个PNPN结构存储器单元的读写控制时序图；
图6显示了依照本发明另一个实施例的基于PNPN结构SRAM的电路示意图；以及
图7显示了图6所示PNPN结构存储器单元读写控制时序图。
附图标记
BL1 BL2 BLx BL(m-1)BLm多条位线
R1 R2 Rx R(m-1)Rm与位线相连的多个电阻
NMOS1 NMOS2 NMOSx NMOS(m-1)NMOSm与位线相连的多个NMOS
INV1 INV2 INVx INV(m-1)INVm与位线相连的多个反相器
WL1 WL2 WLy WL(n-1)WLn多条字线
Cell_xy与第x条位线和第y条字线相连的PNPN存储器单元
具体实施方式
以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或工艺步骤。这些修饰除非特别说明并非暗示所修饰器件结构或工艺步骤的空间、次序或层级关系。
参照图1A，显示了依照本发明一个实施例的基于PNPN结构SRAM的电路示意图，包括一个m行n列的m×n的SRAM阵列，可以存储m×n个字节(byte)，其中还包含BL1、BL2、BLx、BL(m-1)、BLm等多条位线，以及WL1、WL2、WLy、WL(n-1)、WLn等多条字线，Cell_xy为与第x条位线BLx和第y条字线WLy相连的PNPN结构的存储器单元。此外，每条位线BLx的输入端连接有例如为电阻Rx的电位控制器件用于控制信号延迟以及信号电平，以及输出端连接有反相器INVx以作为缓冲和放大。
图1B为存储器单元Cell_xy的局部放大示意图，其中存储器单元包含四个交叉设置的掺杂区域，分别为第一导电类型P与第二导电类型N(也即构成PNPN二极管，属于晶闸管的一种)，存储器单元与位线BLx相连的端口称为A端，与字线WLy相连的端口称为C端。
图2为图1中存储器单元Cell_xy的电流-电压特性曲线图，可见当A、C两端之间的电压(也即位线BL与字线WL之间的电压差，VAC＝VBLx-VWLy)VAC维持在保持电压V_hold(V0＜＝V_hold＜＝Vbf，V0为PNPN二极管的正向导通电压，Vbf为PNPN二极管的正向折转电压)时，存储器单元具有两个不同的电流状态，将电流值大的正向导通状态定义为“1”态也即逻辑1，将电流值小的正向阻断状态定义为“0”也即逻辑0。对于SRAM存储器单元，只要位线BLx和字线WLy加载的电压恒定不变，也即两者之间的电压差、PNPN结构AC两端电压差VAC恒定不变，例如维持在保持电压V_hold，存储器单元就能恒定保存“1”或“0”的逻辑信号。
对存储器单元写入的操作可以通过控制字线与位线之间的电位差来实现，也即控制存储器单元AC两端的电压差，使得PNPN二极管处于正向阻断和正向导通的不同状态，从而产生不同的逻辑信号。
具体地，对Cell_xy写入“1”，是首先选择单元对应的位线BLx和字线WLy，然后通过将位线BLx的输入端电位升高，字线WLy的输入端的电位降低，使得存储单元两端电压VAC(VAC＝VBLx-VWLy)达到VH(VH＞Vbf)完成，在该信号的激励下，存储单元从“0”态进入“1”态，A端的电流变化如图3所示，其中横轴表示时间T(单位为s)，三个纵轴分别表示A端电流的对数值1ogIA(单位为A)、位线端的电压值VBLx以及和字线端的电压值VWLy(单位为V)。
对Cell_xy写入“0”，是首先选择单元对应的位线BLx和字线WLy，然后通过将位线BLx的输入端的电位降低，字线WLy的输入端的电位升高，使得存储单元两端电压VAC(VAC＝VBLx-VWLy)达到VL(VL＜V0)完成，在该信号的激励下，存储单元从“1”态进入“0”态，A端的电流变化如图4所示，其中横轴表示时间T(单位为s)，三个纵轴分别表示A端电流的对数值logIA(单位为A)、位线端的电压值VBLx以及和字线端的电压值VWLy(单位为V)。
此外，虽然本发明实施例仅举出了正向阻断、正向导通两种状态，事实上PNPN二极管还可以存在反向阻断、反向击穿两种状态，只是出于器件工作性能需要，优先选取能通过控制电压差能反复相互转换的两种正向状态，反向状态由于击穿的破坏性而不予采用。可扩展的，本发明的PNPN二极管还可以采用反向阻断来表示第三种逻辑状态，有利于未来人工智能逻辑控制等等的需要。
对存储器单元读取操作可以通过控制字线电位来实现，如图5A所示，读取某一行BLx某一列WLy的信息时，可以使位线BLx的电压VBLx保持不变，控制字线WLy的电压，通过电阻Rx以及反相器INVx的共同作用来从反相器的输出端Dx读出存储器内存储的逻辑信息。
具体地，读取信息时，首先选择单元对应的位线BLx和字线WLy，然后将字线WLy的电位下拉，在该激励作用下，流经电阻Rx的电流会因为存储单元存储的信息不同而产生很大的差别。通过反相器INVx的放大作用便可以将该差别读出，即将存储的信息读出。反相器的直流特性如图5B所示，当反相器的A端因为字线WLy电压降低而相应电流增大时，A端电压可能发生微小变化，而输出端电压VDx则发生很大变化。读“1”的时序如图5C，读“0”的时序如图5D，其中，横轴表示时间T(单位为s)，上部分图纵轴表示A端电流的对数值logIA(单位为A)，下部分的图纵轴分别表示从反相器的输出端Dx电压值VDx、位线电压值VA和字线端的电压值VC(单位为V)。
以上参照附图1A至5D描述了依照本发明的一个实施例的基于PNPN结构SRAM的电路结构及其操作方法，但是本领域技术人员可以在此基础上进行合理改变以得到其他的实施方式，例如以下描述的本发明的另一实施例。
参照附图6显示了依照本发明另一个实施例的基于PNPN结构SRAM的电路示意图，与实施例一类似地，包括一个m行n列的m×n的SRAM阵列，可以存储m×n个字节(byte)，其中还包含BL1、BL2、BLx、BL(m-1)、BLm等多条位线，以及WL1、WL2、WLy、WL(n-1)、WLn等多条字线，Cell_xy为与第x条位线BLx和第y条字线WLy相连的PNPN结构的存储器单元。此外，每条位线BLx的输出端连接有反相器INVx以作为缓冲和放大。与实施例一不同的是，每条位线BLx输入端连接的电位控制器件为NMOSx而不是实施例一中的电阻Rx。存储器单元Cell_xy的结构与实施例一相同，均为PNPN二极管的双端器件。
在该电路结构下，我们对此SRAM进行读取操作时，需要加入NMOSFET的时序。图7为对该cell_xy进行写“1”、写“0”、和读取信息的时序，分别用虚线框标出，其中横轴表示时间T(单位为s)，纵轴表示位线、字线和NMOS栅极端的电压值(单位为V)，依次为VBL、VWL、VG。在写操作时，NMOSFET保持开启，这样电压才能加载至存储器单元的A、C两端，保持的时候，需要将存储器单元AC两端电压恒定保持在V_hold，所以NMOSFET也应该保持开启。在读取的时候，NMOSFET关断，字线WLy的电位下拉。
此外，实施例二的电位控制器件除了采用NMOS，还可以采用PMOS，其相应的控制逻辑与NMOS互补，或者根据所选控制电位的不同而采用多个NMOS和/或PMOS的组合级联，因此，实施例二的电位控制器件可为MOSFET，即既包含NMOS也包含PMOS还可以是这些器件的组合。具体的电路结构图与实施例二所示的NMOS结构类似，区别仅在于上拉或下拉设置的电压(亦即MOSFET栅极的控制电压不同，导致其导通特性不同，具体的栅极控制电压依照NMOS/PMOS类型不同而设置)不同，熟知数字逻辑的本领域技术人员应当知晓各种可能的变化方式。
依照本发明的基于PNPN结构的SRAM，由于采取了两端器件PNPN二极管作为存储器单元，占用面积小、功耗低，有利于SRAM的大规模集成以及电路整体性能的提高。由于PNPN二极管独特的反转特性，控制两端电压差就能方便改写存储器单元存储的逻辑值，SRAM写入操作快、错误率低。此外，由于在位线输入端连接有电阻或MOSFET的电位控制器件，输出端连接有反相器，SRAM电路读取速度快。
尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对工艺流程做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。
Claims (10)
1.一种基于PNPN结构的SRAM电路，包括多条位线、多条字线、分别与每一条位线以及每一条字线相连的多个存储器单元、串联在每一条位线输入端的多个电位控制器件、串联在每一条位线输出端的多个反相器，其特征在于，所述存储器单元为PNPN二极管结构的双端器件。
2.如权利要求1的基于PNPN结构的SRAM电路，其中，所述PNPN二极管结构的双端器件具有正向阻断和正向导通两种双稳状态。
3.如权利要求1的基于PNPN结构的SRAM电路，其中，所述电位控制器件为电阻或MOSFET。
4.如权利要求1的基于PNPN结构的SRAM电路，其中，当PNPN二极管两端电压差大于等于正向导通电压且小于等于正向转折电压时，存储器单元保持其存储的逻辑信号。
5.一种权利要求1的SRAM电路的写入方法，包括：
选择与待写入的存储器单元相连的位线；
选择与待写入的存储器单元相连的字线；
调整所述位线与字线之间的电压差，使得由PNPN二极管构成的存储器单元完成逻辑1或逻辑0的写入。
6.如权利要求5的方法，其中，升高位线端电压且降低字线端电压，使位线与字线电压差大于PNPN二极管的正向转折电压，使得PNPN二极管进入逻辑1状态。
7.如权利要求5的方法，其中，降低位线端电压且升高字线端电压，使位线与字线电压差小于PNPN二极管的正向导通电压，使得PNPN二极管进入逻辑0状态。
8.如权利要求5的方法，其中，所述位线的输入端串联有MOSFET，当写入操作时，MOSFET保持开启。
9.一种权利要求1的SRAM电路的读取方法，包括：
选择与待读取的存储器单元相连的位线，并保持该位线电压；
选择与待读取的存储器单元相连的字线，降低该字线电压；
通过与该位线输出端串联的反相器读出存储的信息。
10.如权利要求9的方法，其中，所述位线输入端串联有MOSFET，当读取操作时，MOSFET关断。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |