CN101465371A - 半导体装置和制造该半导体装置的方法 - Google Patents

半导体装置和制造该半导体装置的方法 Download PDF

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Abstract

本发明公开了一种半导体装置以及制造该半导体装置的方法。所述半导体装置包括晶闸管，在该晶闸管中，第一导电型的第一区、具有与第一导电型相反的导电型的第二导电型的第二区、第一导电型的第三区和第二导电型的第四区依次排列成结。第三区形成在由单元隔离区分隔的半导体基板上。在第三区上设置了栅电极和侧墙，所述栅电极由栅绝缘膜形成，所述侧墙形成于栅电极的两侧的侧壁上。并且第四区的形成使得其一端覆盖第三区的另一端和单元隔离区之间的接合部，并使得第四区的另一端与另一侧的侧墙接合。

Description

半导体装置和制造该半导体装置的方法
相关申请的交叉参考
本发明包含于2007年12月19日向日本专利局提交的日本专利申请第2007-326967号的主题，其全部内容通过引证结合于此。
技术领域
本发明涉及一种具有晶闸管的半导体装置和制造该半导体装置的方法。
背景技术
已经提出了一种采用晶闸管、允许在晶闸管上形成栅电极以控制晶闸管的开/关特性、并与存取晶体管串联连接的存储器(尤其用于SRAM)(下文中称为T-RAM)。在晶闸管的OFF区设定为“0”，而ON区设定为“1”下，存储器工作。
晶闸管基本由依次接合的第一p型区p1、第一n型区n1、第二p型区p2和第二n型区n2组成，形成例如n型硅和p型硅的4层结构。
下文中，基本结构表示为p1/n1/p2/n2。T-RAM，Inc.提出了两种类型的结构。
其中一种在硅基板上垂直配置了p1/n1/p2/n2结构。
另一种通过利用SOI基板，在硅基板上水平配置了p1/n1/p2/n2结构。
在任意一种配置中，通过在n1/p2/n2结构中的“p2”上设置具有MOS结构的栅电极，能够实现高速操作[参见例如，Farid NematiandJames D.Plummer，“A Novel High Density，Low Voltage SRAM Cellwith a Vertical NDR Device”，1998 IEEE，VLSI Technology Tech.Dig.，p.66，1998(非专利文件1)；Farid Nemati and James D.Plummer，＂ANovel Thyristor-based SRAM Cell(T-RAM)for High-Speed，Low-Voltage，Giga-scale Memories＂，1999 IEEE IEDM Tech.，p.283，1999(非专利文件2)；Farid Nemati，Hyun-Jin Cho，Scott Robins，Rajesh Gupta，Marc Tarabbia，Kevin J.Yang，Dennis Hayes，andVasudevan Gopalakrishnan，＂Fully Planar 0.562μm2 T-RAM Cell in a130nm SOI CMOS Logic Technology for High-DensityHigh-Performance SRAMs＂，2004 IEEE IEDM Tech.，p.273，2004(非专利文件3)；以及美国专利第6462359(B1)号(专利文件1)]。
本发明的申请者和T-RAM，Inc已经提出了使用选择性外延生长技术的制造方法[例如，见美国专利第6888176(B1)号(专利文件2)]。
例如，如图6所示，为保证第一p型区p1和第一n型区n1具有大处理容限(process margin)，已经提出了一种通过选择性外延生长来形成第一p型区p1和第一n型区n1的方法。
相似地，为保证处理容限，还提出了一种通过选择性外延生长来形成第二n型区n2的方法。
为了通过选择性外延生长形成第一p型区p1和第一n型区n1，需要抑制第一p型区p1和第二p型区p2之间的短路。
相似地，为了通过选择性外延生长形成第二n型区n2，需要在第二n型区n2的表面上形成金属硅化物层26的过程中，抑制第二n型区n2和第二p型区p2之间由金属硅化物层26引起的短路。
然而，在通过选择性外延生长在第二p型区p2上形成第一n型区n1和第二n型区n2的情况下，存在不向位于下面的硅基板区之外的表面生长的情况，即，存在不生长到单元隔离区13上的情况。
如果在第二n型区n2的表面上形成金属硅化物层26，金属硅化物层26可能与第二p型区p2形成接触，并且导致第二n型区n2和第二p型区p2之间通过金属硅化物层26形成短路。
此外，如果通过选择性外延生长在第一n型区上形成第一p型区p1，其中在第一n型区n1形成的状态下形成第一p型区p1，则第一p型区p1和第二p型区p2可能在第一n型区n1的底端(hem)部形成接触(因为第一n型区n1的小平面(facet)处的膜厚度变薄)，因此可能发生短路。
如果第二n型区n2和第二p型区p2之间通过金属硅化物层26发生短路，或第一p型区p1和第二p型区p2之间发生短路，则p1/n1/p2/n2结会简单地仅等同于p-n结，因此，难以获得晶闸管特性，并且该结构也难以作为存储器进行操作。
因此，必须使金属硅化物层26与第二p型区p2物理上分隔，或使第一p型区p1与第二p型区p2物理上分隔，以防止发生短路。
此处要解决的问题在于，如果在第二n型区的表面上形成金属硅化物层，则在金属硅化物层和第二p型区之间可能出现短路。
因此，本发明的目的是提供一种即使在第二n型区的表面上形成金属硅化物层，也能防止在第二n型区和第二p型区之间发生短路的技术。
发明内容
根据本发明的实施方式，提供了一种包含晶闸管的半导体装置，其中晶闸管由依次排列以形成结(junction，接合)的第一导电型的第一区、具有与第一导电型相反的导电型的第二导电型的第二区、第一导电型的第三区、和第二导电型的第四区组成。第三区形成于半导体基板上，该半导体基板被单元隔离区分隔，并且第三区包括在第三区上形成的栅电极(并且在第三区与栅电极之间放置有栅绝缘膜)和在栅电极的两个侧面上形成的侧墙。第四区的形成使其一端覆盖所述第三区的另一端和所述单元隔离区的接合部，并使得所述第四区的另一端与另一侧的侧墙接触。
在本发明的半导体装置中，第四区的一端覆盖第三区的另一端和单元隔离区之间的接合部，并且第四区的另一端与另一侧的侧墙形成接触。因此，即使硅化物层形成在第四区的表面侧，也不会引起与第三区发生短路，这是因为硅化物层的形成使得第四区覆盖第三区的另一端侧和单元隔离区之间的接合部。
根据本发明的实施方式，还提供了一种制造其中形成有晶闸管的半导体装置的方法，该晶闸管由依次排列以形成结的第一导电型的第一区、具有与第一导电型相反的导电型的第二导电型的第二区、第一导电型的第三区以及第二导电型的第四区组成。该方法包括：在半导体基板中形成单元隔离区的步骤；在被单元隔离区分隔的半导体基板中形成第三区的步骤；在栅绝缘膜置于第三区和栅电极之间的情况下，在第三区上形成栅电极，并在栅电极的两个侧面形成侧墙的步骤；在栅电极一侧的第三区的一部分上形成第二区的步骤；在第二区上形成第一区的步骤；以及在栅电极另一侧的第三区的一部分上形成第四区的步骤。在形成第四区的步骤中，形成第四区以使其一端覆盖第三区的另一端和单元隔离区之间的接合部，并且使得第四区的另一端与另一侧的侧墙形成接触。
在本发明实施方式的制造半导体装置的方法中，形成第四区以使得其一端覆盖第三区的另一端和单元隔离区之间的接合部，并且其另一端与另一侧的侧墙形成接触。因此，即使硅化物层形成在第四区的表面上，也不会倾向于在硅化物层和第三区之间引起短路，因为第三区的另一侧和单元隔离区之间的接合部被第四区覆盖。
根据本发明实施方式的半导体装置，第四区覆盖第三区的另一端和单元隔离区之间的接合部，因此，硅化物层即使形成在第四区上，也绝不会导致与第三区发生短路。
因此，第三区和第四区之间的结能够适当地发挥作用，这提高了获得确保正常晶闸管特性的半导体装置的优势。
根据本发明实施方式的制造半导体装置的方法，形成第四区以覆盖第三区的另一端和单元隔离区之间的接合部，因此，即使硅化物层形成在第四区的表面上，也不会倾向于在硅化物层和第三区之间导致短路。
因此，可以形成第三区和第四区，使得两者之间的结能够发挥作用，这提高了制造确保正常晶闸管特性的半导体装置的优势。
附图说明
图1是示出了本发明的半导体装置的一个实施方式(实施例)的配置的示意性截面图；
图2是示出了本发明的半导体装置的一个实施方式(实施例)的布置的平面图；
图3A、3B是截面图，示出了本发明的制造半导体装置方法的一个实施例(实施例)的步骤；
图4A、4B是截面图，示出了本发明的制造半导体装置方法的一个实施方式(实施例)的步骤；
图5A、5B是截面图，示出了本发明的制造半导体装置方法的一个实施方式(实施例)的步骤；
图6是示出了相关技术的半导体装置的配置的示意性截面图。
具体实施方式
参照示出了配置的示意性截面图的图1和示出了布置的平面图的图2，来说明本发明的实施方式的半导体装置的一个实施方式(实施例)。
如图1和图2所示，在半导体基板11上形成用于分隔单元形成区12的单元隔离区13，晶闸管T1形成在单元形成区12中。通常可将硅基板用于半导体基板11。采用诸如LOCOS(Si的局部氧化)、STI(浅沟槽隔离)、DTI(深沟槽隔离)等技术形成单元隔离区13。
在单元形成区12上，形成由晶闸管T1组成的半导体装置1，该晶闸管具有依次排列形成结的第一导电型(p-型)的第一p-型区p1(第一区)、与第一导电型相反的第二导电型(n-型)的第一n-型区n1(第二区)、第一导电型的第二p-型区p2(第三区)、和第二导电型的第二n-型区n2(第四区)。
第一导电型和第二导电型(下文中分别解释为p-型和n-型)可以颠倒，从而第一导电型可以代表n-型，第二导电型可以代表p-型。
以下将详细说明。
在单元形成区12下可以形成例如n-阱区(未示出)。在半导体基板11的单元形成区12的上部，形成第一导电型(p-型)区。这个p-型区构成晶闸管的第二p-型区p2(第三区)。
通过向半导体基板11中掺杂(离子注入、固相扩散等)浓度为例如5×1018cm-3(优选为1×1018cm-3～1×1019cm-3左右)的硼(B)来形成第二p-型区p2。基本上，此处的掺杂浓度必须小于第二导电型(n-型)的第一n型区n1的掺杂浓度，稍后将对此进行解释。
除硼(B)之外，可采用诸如铟(In)等任何p-型掺杂物。掺杂铟获得的浓度与掺杂硼获得的浓度相等。
在半导体基板11上，形成栅绝缘膜21。栅绝缘膜21通常由二氧化硅(SiO2)膜组成，其厚度大约为1nm～10nm。
组成栅绝缘膜21的材料不仅限于二氧化硅(SiO2)，当然也包括硅氧氮(SiON)，还包括在一般CMOS中的栅绝缘膜采用的材料，例如二氧化铪(HfO2)、氧氮化铪(HfON)、氧化铝(Al2O3)、硅酸铪(HfSiO)、氮氧化硅铪(HfSiON)和氧化镧(La2O3)。
在栅绝缘膜21上形成栅电极22。栅电极22一般由多晶硅组成。栅电极22也可以是金属栅电极，或可以采用硅锗(SiGe)形成。
或者，二氧化硅(SiO2)膜、氮化硅(Si3N4)膜等可以形成为栅电极22上的硬掩膜。
在栅电极22的侧壁上形成侧墙23、24。可采用二氧化硅(SiO2)或氮化硅，甚至它们的层压膜形成侧墙23、24。
在栅电极22的一侧，形成具有第二导电型(n-型)的第一n-型区n1。形成第一n-型区n1，以使其一端覆盖第二p-型区p2的一端和单元隔离区13(13-2)的接合部，并使第一n-型区n1的另一端与侧墙24的一端形成接触。
外延生长层在横向外延生长到第二p-型区p2的范围之外，形成如此配置的第一n-型区n1。
例如，第一n-型区n1的n-型掺杂物浓度调至1.5×1019cm-3。优选浓度范围为1×1018cm-3～1×1021cm-3左右，并且要求该浓度大于第二p-型区p2的掺杂物浓度，并小于下文中描述的第一p-型区p1(第一区)的掺杂物浓度。
可采用磷(P)作为n-型掺杂物，并且可采用砷、锑等来代替磷。采用诸如砷、锑等作为n-型掺杂物获得的浓度可与采用磷获得的浓度相等。
第一n-型区n1的膜厚度优选为诸如具有厚度为约50nm～300nm的外延生长层部的膜厚度。
优选地，第一n-型区n1的有效膜厚度不小于在第一p-型区p1和第一n-型区n1之间的界面处产生的、第一n-型区n1侧的耗尽层与在第一n-型区n1和第二p-型区p2之间的界面处产生的、第一n型区n1侧的耗尽层的厚度之和。特别地，第一n-型区n1的最小膜厚度tn1为从其与第二p-型区p2的接触点至第一n-型区n1的小平面之间测量的厚度，并且膜厚度tn1至多等于上述有效膜厚。
通过将第一n-型区n1设定为具有上述的有效膜厚度，可以避免从第一p-型区p1向第二p-型区p2产生穿通。
这种设定也有利于防止在第一p-型区p1和第二p-型区p2之间发生短路。
此外，在第一p-型区p1的表面上形成稍后将说明的金属硅化物层25。由于这个原因，为避免在第一p-型区p1和第一n型区n1之间通过金属硅化物层25发生短路，则在金属硅化物层25形成后，必须确保第一p-型区p1在n-型区n1的小平面的底端部分的膜厚度tp1。
由于此配置，可避免在第一p-型区p1和第一n-型区n1之间通过金属硅化物层25发生短路。
现在假设该半导体(第一n-型区n1)的介电常数为εS，电荷为q，受主的杂质浓度为NA，施主的杂质浓度为ND，并且内置电位为Vbi，耗尽层的厚度W可由公式(1)表示。该公式通常已知，例如由Sangyo Tosho Publishing Co.，Ltd.在2004年出版的S.M.Sze所著的第二版《Semiconductor Devices-Physics and Technology-》第76页(翻译为日语)中披露。
w = 2 ϵ S q [ N A + N D N A N D ] V bi · · · ( 1 )
在第一n-型区n1上形成第一导电型(p-型)的第一p-型区p1(第一区)。
在第一n-型区n1上形成第一p-型区p1，使得其一端与单元隔离区13(13-2)的表面接合。第一p-型区p1的另一端与侧墙24的侧面接合。
第一p-型区p1一般由引入了p-型掺杂物的外延生长层组成，该p-型掺杂物浓度调至例如1×1020cm-3。优选的p-型掺杂物浓度范围为1×1018cm-3～1×1021cm-3左右。
对于p-型掺杂物，采用硼(B)，但是也可以采用其他p-型掺杂物来代替，如铟。采用其他p-型掺杂物获得的浓度可与采用硼(B)获得的浓度相等。
膜厚度优选地为具有例如50nm～300nm左右的膜厚度的外延生长层部的膜厚度，但是只要在第一p-型区p1可用作阳极的范围内，就不限于此。
在栅电极22另一侧的、半导体基板11(第二p-型区p2)上，形成第二n-型区n2(第四区)。
第二n-型区n2由引入了n型掺杂物的外延生长层组成。例如，通常磷(P)用作掺杂物，并且浓度调至5×10200cm-3。优选的浓度范围为1×1018cm-3～1×1021cm-3左右，但是必须大于第二p-型区p2的掺杂物浓度。从半导体基板11的表面开始测量，优选的膜厚度范围为50nm～300nm，但重要的是，第二n-型区n2具有可作为阴极的膜厚度。
也可采用其他掺杂物，如砷、锑等，来代替磷作为n-型掺杂物。采用诸如砷、锑等作为n-型掺杂物所获得的浓度可与采用磷获得的浓度相等。
为了降低电阻率，在第一p-型区p1的表面上、第二n-型区n2的表面上和栅电极22上形成金属硅化物层25、26、27。一般的MOS装置采用的任意金属硅化物层，诸如硅化钛、硅化钴、硅化镍等，均可应用于金属硅化物层25、26和27。
不包括形成金属硅化物层26的部分的第二n-型区n2的膜厚度优选不小于在第二n-型区n2和第二p-型区p2的界面处产生的、第二n-型区n2侧的耗尽层的厚度。
可由以上的公式(1)来得到耗尽层的宽度。
通过形成上述的第二n-型区n2，可避免在第二n-型区n2和第二p-型区之间发生短路。
在半导体装置1中，第二n-型区n2的一端覆盖第二p-型区p2的另一端和单元隔离区13(13-1)之间的接合部，并且第二n-型区n2的另一端与侧墙23的侧面接合。因此，由于上述的第二p-型区p2的一端和单元隔离区13(13-1)之间的接合部被第二n-型区n2覆盖，即使在第二n-型区n2的表面上形成了金属硅化物层26，也可以避免在第二n-型区n2和第二p-型区p2之间发生短路。
另外，第一n-型区n1的一端覆盖第二p-型区p2和单元隔离区13(13-2)之间的接合部，并且第一n-型区n1的另一端与侧墙24的侧面接合。因此，即使形成第一p-型区p1使得其延伸至单元隔离区13(13-2)，上述的第二p-型区p2的一端和单元隔离区13(13-2)之间的接合部也能被第一n-型区n1覆盖。因为通过第一n-型区n1和单元隔离区13(13-2)，第一p-型区p1和第二p-型区p2保持分离，所以可以避免在第一p-型区p1和第二p-型区p2之间发生短路。
此外，形成第一n-型区n1，使其有效厚度不小于在第一p-型区p1和第一n-型区n1之间的界面产生的、第一n-型区n1侧的耗尽层与在第一n-型区n1和第二p-型区p2之间的界面产生的、第一n-型区n1侧的耗尽层的厚度之和。因此，可以避免从第一p-型区p1向第二p-型区p2产生穿通。
因此，在第一p-型区p1(第一区)、第一n-型区n1(第二区)、第二p-型区p2(第三区)和第二n-型区n2(第四区)依次排列形成结的晶闸管中，第一p-型区p1和第一n-型区n1之间的结、第一n-型区n1和第二p-型区p2之间的结、以及第二p-型区p2和第二n-型区n2之间的结能够发挥作用，从而可以获得正常的晶闸管特性。
接下来，将参照示出制造步骤的图3～图5的截面图来说明本发明的制造半导体装置的方法(第一种制造方法)的一个实施方式(实施例)。第一种制造方法是第一种半导体装置的第一个实施例的半导体装置1的示例性制造方法。
如图3A所示，准备半导体基板11。硅基板可以用作半导体基板11。在半导体基板11上形成用于分隔单元形成区12的单元隔离区13。单元隔离区13可以通过诸如LOCOS(Si的局部氧化)、STI(浅沟槽隔离)、DTI(深沟槽隔离)等技术来形成。例如，可以在单元形成区12下面形成n阱区(未示出)。
接下来，在第一导电型(p-型)区形成半导体基板11的单元形成区12的上部。p-型区稍后将用作晶闸管的第二p-型区p2(第三区)。离子注入的示例条件可包括使用硼(B)作为p-型掺杂物，典型浓度是5×1018cm-3，并且更优选的范围是1×1018cm-3～1×1019cm-3左右。基本上，该浓度必须低于稍后形成的第二导电型(n-型)的第一n-型区的掺杂物浓度。
除硼(B)之外，可采用诸如铟(In)的任意其他的p-型掺杂物作为p-型掺杂物。采用铟获得的浓度可以与采用硼获得的浓度相等。
接下来，如图3B所示，在半导体基板11上形成栅绝缘膜21。栅绝缘膜21通常由二氧化硅(SiO2)膜组成，具有1nm～10nm左右的厚度。组成栅绝缘膜21的材料不仅限于二氧化硅，当然也包括硅氧氮(SiON)，还包括在一般CMOS中的栅绝缘膜采用的材料，例如二氧化铪(HfO2)、氧氮化铪(HfON)、氧化铝(Al2O3)、硅酸铪(HfSiO)、氮氧化硅铪(HfSiON)和氧化镧(La2O3)。
接下来，在栅绝缘膜21上形成栅电极22。栅电极22由多晶硅组成。栅电极22也可以是金属栅电极，或采用硅锗(SiGe)形成。
一般通过在栅绝缘膜21上形成栅电极形成性膜，然后通过包括抗蚀涂布、使用光刻技术的蚀刻掩膜形成、以及使用蚀刻技术经蚀刻掩膜进行蚀刻的一般步骤来对栅电极形成性膜进行处理，从而形成栅电极22。蚀刻技术可采用一般的干蚀刻技术。也可采用湿蚀刻技术。二氧化硅膜或氮化硅膜可以形成栅电极形成性膜上的硬掩膜。
接下来，在栅电极22的侧面上形成侧墙23、24。例如，一般通过形成侧墙形成性膜以覆盖栅电极22，然后凹蚀该侧墙形成性膜，可以在栅电极22的侧面上形成侧墙23、24。可以采用二氧化硅或氮化硅、甚至采用它们的层叠膜来形成侧墙23、24。
接下来，一般通过在900℃下加热后，立即冷却来对产品进行退火活化。例如，一般通过将产品加热到900℃，随后在短于1秒的时间内冷却产品来执行瞬间退火。
接下来，如图4A所示，形成在栅电极22一侧的、第二p-型区p2上具有开口(opening)32的第一外延生长掩膜31。
在形成第一外延生长掩膜31的一般过程中，首先，形成掩膜形成性膜以覆盖栅电极22、侧墙23、24等。掩膜形成性膜一般可以通过层积20nm厚的氮化硅膜来形成。
通过包括抗蚀涂布和光刻技术的一般步骤来形成抗蚀掩膜(未示出)，通过使用蚀刻掩膜在栅电极22的一侧的第二p-型区p2的上方、第二p-型区p2的一端和单元隔离区13(13-2)之间的接合部上方、和侧墙24的侧面上形成开口，来形成第一外延生长掩膜31。
由于这些步骤，暴露出了第二p-型区p2的形成第一n-型区的部分。此处形成的开口32在第二p-型区p2的一端和单元隔离区13(13-2)之间的接合部上方、以及侧墙24一侧的侧面上延伸。
因此，进行外延生长之外的区域，诸如第一外延生长掩膜31、单元隔离区13等，都覆盖有氮化硅膜、二氧化硅膜等。
实施例采用了氮化硅膜作为第一生长掩膜31，但是只要可以保证外延生长中的选择性，也可以采用任意其他种类的绝缘膜，诸如二氧化硅、氧氮化硅等。
接下来，使用第一外延生长掩膜31通过选择性外延生长技术，在开口32的半导体基板11上(在第二p-型区p2上)形成第一n-型区n1(第二区)。
在此步骤中，形成第一n-型区n1，使得其一端覆盖第二p-型区p2的一端和单元隔离区13(13-2)之间的接合部，并且使得第一n-型区n1的另一端与侧墙24的侧面接合。
第一n-型区n1形成的通常厚度为100nm。第一n-型区n1的厚度优选为大于等于50nm且小于等于300nm。
现在将对允许第一n-型区n1横向生长到单元隔离区13(13-2)上的选择性外延生长的条件的具体实施例进行说明。
此处采用的选择性外延生长设备一般是具有5L～20L的反应室体积的外延生长设备。
例如，在外延生长期间，反应室内的压力调至101.325kPa。
例如，基板的温度调至750℃～800℃。
典型地，气体条件如下：
二氯硅烷(SiH2Cl2)：50cm3/min～500cm3/min；磷化氢(PH3)(用1％的H2稀释)：5cm3/min～200cm3/min；氯化氢(HCl)：15cm3/min～200cm3/min；以及氢气(H2)：10L/min～30L/min。
除上述示例性条件之外，可以采用能够形成掺杂有n-型杂质的外延生长层的任何其他条件。
如果根据反应室的体积在上述范围内适当地选择各个处理气体的流速比，也可以采用200mm的间歇式外延生长设备、300mm的单片式外延生长设备或间歇式外延生长设备。
如果单元隔离区13的表面由氮化硅(例如，Si3N4)组成，而不是一般采用的氧化硅，则第一n-型区n1更容易在单元隔离区13(13-2)上横向生长。第一n-型区n1的横向生长对于消除第二p-型区p2和单元隔离区13(13-2)之间的接合部处的高度差也是有效的。
接下来，如图4B所示，在第一n-型区n1上形成第一导电型(p-型)的第一p-型区p1(第一区)。也形成第一p-型区p1，使得其一端与单元隔离区13(13-2)的表面接合。
一般可采用第一外延生长掩膜31通过选择性外延生长来形成第一p-型区p1，并且膜中的硼(B)浓度调节为1×1020cm-3。掺杂物(硼)的优选浓度范围为1×1018cm-3～1×1021cm-3左右。
此处，选择性外延生长的条件可以包括采用乙硼烷气体(作为掺杂源气体)和硅烷类气体。膜形成期间的基板温度调至诸如750℃，并且调节源气体的流速和外延生长气氛的压力，而膜厚度调至例如100nm。
尽管膜厚度在50nm～300nm左右的范围中是优选的，但膜厚度需足以使得第一p-型区p1能够用作阳极。
用于掺杂源的气体可以是包含p-型杂质的任意气体，也可采用包含p-型杂质的有机源。
如有必要，可以采用诸如氢氟酸(HF)等化学溶液或氢气(H2)来清洗经历了外延生长的表面。
如有必要，随后对产品进行瞬间退火，其中一般在900℃左右加热产品后，立即冷却来退火活化，例如在900℃加热后，在1秒内冷却。可以采用能够活化掺杂物的任意条件。
将对第一p-型区p1的选择性外延生长的条件的具体实施例进行说明。
对于选择性外延生长设备，可采用具有5L～20L的反应室体积的外延生长设备。
例如，外延生长过程中反应室的压力调为101.325kPa。
例如，基板的温度可调至750℃～800℃。
典型地，相关气体的条件如下：
二氯硅烷(SiH2Cl2)：50cm3/min～500cm3/min；乙硼烷(B2H6)(用1％的H2稀释)：5cm3/min～200cm3/min；氯化氢(HCl)：15cm3/min～200cm3/min；以及氢气(H2)：10L/min～30L/min。
除上述示例性条件之外，可以采用能够形成掺杂有p-型杂质的外延生长层的任意其他条件。
如果根据反应室的体积在上述范围内适当地选择各个处理气体的流速比，则可以采用200mm的间歇式外延生长设备、300mm的单片式外延生长设备或间歇式外延生长设备。
在参照图4A和图4B说明的步骤中，形成第一n-型区n1，使其具有的膜厚度不小于在第一p-型区p1和第一n-型区n1之间的界面产生的、第一n-型区n1的耗尽层与在第一n-型区n1和第二p-型区p2之间的界面产生的、第一n-型区n1侧的耗尽层的厚度之和。特别地，形成第一n-型区n1，使得其最小膜厚度tn1(从其与第二p-型区p2的接触点至其小平面之间测量的厚度)不小于上述有效膜厚度。
通过设定第一n-型区n1具有上述的有效厚度，可以避免从第一p-型区p1向第二p-型区p2产生穿通。
也可以避免在第一p-型区p1和第二p-型区p2之间发生短路。
接下来，如图5A所示，形成在栅电极22另一侧的第二p-型区p2上开有开口35的第二外延生长掩膜34。
在形成第二外延生长掩膜34的一般步骤中，首先，形成掩膜形成性膜以覆盖第一外延生长掩膜31、第一p-型区p1等。一般可以通过层积膜厚20nm的氮化硅膜来形成掩膜形成性膜。
然后，通过常规的抗蚀涂布和光刻技术来形成由抗蚀剂组成的掩膜(未示出)，其在栅电极22另一侧的第二p-型区p2上开有开口，然后通过使用蚀刻使该掩膜形成具有开口35的第二外延生长掩膜34。在该蚀刻中，开口35也形成在第一外延生长掩膜31上。因此，暴露出第二p-型区p2的形成第二n-型区n2的部分。
因此，除进行外延生长的区域之外的区域，诸如第二外延生长掩膜34、单元隔离区13等，都被氮化硅膜、二氧化硅膜等覆盖。
上述中的第二外延生长掩膜34示例性地由氮化硅膜组成，但只要可以保证外延生长的选择性，也可以由诸如二氧化硅、氧氮化硅等任意其他种类的绝缘膜组成。
接下来，使用第二外延生长掩膜34通过选择性外延生长技术，在暴露了开口35的半导体基板11(第二p-型区p2)上形成掺杂有n-型杂质的外延生长层组成的第二n-型区n2(第四区)。
在形成第二n-型区n2的过程中，形成第二n-型区n2，使其一端覆盖第二p-型区p2的另一端和单元隔离区13(13-1)之间的接合部，并且使得第二n-型区n2的另一端与侧墙23的侧面接合。
可采用诸如磷化氢(PH3)、磷化砷(AsH3)及有机源气体等的任何包含n-型杂质的气体作为外延生长的掺杂气体。
此处，掺杂浓度的优选范围为1×1018cm-3～1×1021cm-3左右。尽管50nm～300nm的范围是优选的，但膜厚度需足以保证第二n-型区n2能够用作阴极。
将对第二n-型区n2的选择性外延生长的条件的具体实施例进行说明。
对于选择性外延生长设备，采用反应室体积为5L～20L的外延生长设备。
例如，外延生长过程中反应室的压力调为101.325kPa。
例如，基板的温度可调至750℃～800℃。
典型地，相关气体的条件如下：
二氯硅烷(SiH2Cl2)：50cm3/min～500cm3/min；磷化氢(PH3)(用1％的H2稀释)：5cm3/min～200cm3/min；氯化氢(HCl)：15cm3/min～200cm3/min；以及氢气(H2)：10L/min～30L/min。
除了上述示例性条件，可以采用能够形成掺杂有n-型杂质的外延生长层的任意其他条件。
如果根据反应室的体积在上述范围内适当地选择各个处理气体的流速比，则可以采用200mm的间歇式外延生长设备、300mm的单片式外延生长设备或间歇式外延生长设备。
如果单元隔离区13的表面由氮化硅(例如，Si3N4)组成，而不是一般采用的氧化硅，则第二n-型区n2更容易在单元隔离区13(13-1)上横向生长。第二n-型区n2的横向生长对于消除第二p-型区p2和单元隔离区13(13-1)之间的接合部处的高度差也是有效的。
第二n-型区n2也可在第一外延生长掩膜31、第一n-型区n1和第一p-型区p1形成之前形成。在这种情况下，可以首先形成第二外延生长掩膜34以形成第二n-型区n2，随后可以形成第一外延生长掩膜31以形成第一n-型区n1和第一p-型区p1。
如有必要，可在第一p-型区p1或第二n-型区n2形成之后，对这一个或两个区进行退火活化。作为退火活化，典型地，通过将产品加热到1050℃后，立即冷却来执行瞬间退火。此处的退火条件应足以将掺杂物活化。
接下来，为了暴露出栅电极22、第一p-型区p1和第二n-型区n2，每一区的第一外延生长掩膜31和第二外延生长掩膜34均被除去。在绝缘层间膜(未示出)形成之前，如图5B所示，通过自对准硅化物(salicide)工艺在暴露出的第一p-型区p1、第二n-型区n2和栅电极22的侧壁上形成金属硅化物层25、26和27。该金属硅化物层一般由硅化钛、硅化钴或硅化镍组成。
即使在金属硅化物层25、26和27形成之后，第二p-型区p2的另一端和单元隔离区13(13-1)之间的接合部仍然被第二n-型区n2的一端覆盖。第二n-型区n2的另一端与侧墙23接合。
为实现上述形成过程，不包括形成金属硅化物层26的区域，第二n-型区n2的膜厚度被布置为不小于在第二n-型区n2和第二p-型区p2之间的界面产生的、第二n-型区n2侧的耗尽层的厚度。
耗尽层的宽度可由上述的公式(1)确定。
由于第二n-型区n2是这样形成的，可以避免在第二n-型区n2和第二p-型区p2之间通过金属硅化物层26发生短路。
此外，为了避免在第一p-型区p1和第一n-型区n1之间通过在第一p-型区p1的表面上形成的金属硅化物层25发生短路，第一p-型区p1的形成应保证在金属硅化物层25形成之后，在第一n-型区n1小平面的底端部分具有有效厚度。
通过这种配置，可以避免在第一p-型区p1和第一n-型区n1之间通过金属硅化物层25发生短路。
然后，形成绝缘层间膜，并执行与一般CMOS过程中相似的写入过程。
在制造半导体装置的上述方法中，在金属硅化物层26和第二p-型区p2之间很难发生短路，这是因为在第二n-型区n2的形成过程中使得其一端覆盖第二p-型区p2的另一端和单元隔离区13(13-1)的接合部，并且第二n-型区n2的另一端与另一侧的侧墙23的侧面接合，以及因为即使在第二n-型区n2的表面上形成了金属硅化物层26之后，第二n-型区n2仍然覆盖第二n-型区n2的另一端和单元隔离区13(13-1)之间的接合部。
同样，在第一p-型区p1和第二p-型区p2之间不容易发生短路，这是因为在第一n-型区n1的形成过程中使得其一端覆盖第二p-型区p2的一端和单元隔离区13(13-2)之间的接合部，并且使得第一n-型区n1的另一端与侧墙24的一侧的侧面接合，以及因为即使形成第一p-型区p1使其延伸到单元隔离区13(13-2)上，第一p-型区p1和第二p-型区p2也因此被第一n-型区n1和单元隔离区13(13-2)分离，第一n-型区n1的一端覆盖第二p-型区p2的一端和单元隔离区13(13-2)之间的接合部。
此外，可以避免从第一p-型区p1向第二p-型区p2产生穿通，这是因为可以形成第一n-型区n1，使其膜厚度不小于在第一p-型区p1和第一n-型区n1之间的界面处产生的、第一n-型区n1侧的耗尽层与在第一n-型区n1和第二p-型区p2之间的界面处产生的、第一n-型区n1侧的耗尽层的厚度之和。
因此，根据本发明，可以制造具有晶闸管的半导体装置，其中晶闸管具有依次排列形成结的第一p-型区p1(第一区)、第一n-型区n1(第二区)、第二p-型区p2(第三区)和第二n-型区n2(第四区)，并且能够获得正常特性，更具体地讲，能够保证第一p-型区p1和第一n-型区n1之间的结、第一n-型区n1和第二p-型区p2之间的结、以及第二p-型区p2和第二n-型区n2之间的结的功能。
本领域的技术人员应理解，根据设计要求和其他因素，可以在所附权利要求书的范围内或其等同范围内，进行多种修改、组合、子组合和变化。

Claims (7)

1.一种半导体装置，包括
晶闸管，其中，第一导电型的第一区、具有与所述第一导电型相反的导电型的第二导电型的第二区、第一导电型的第三区以及第二导电型的第四区依次排列以形成结，其中，
所述第三区形成在被单元隔离区分隔的半导体基板上；并且
在所述第三区上设置有栅电极和侧墙，所述栅电极经由栅绝缘膜形成，所述侧墙形成在所述栅电极两侧的侧壁处，以及，
形成所述第四区，使得所述第四区的一端覆盖所述第三区的另一端和所述单元隔离区之间的接合部，并且使得所述第四区的另一端与另一侧的侧墙接合。
2.根据权利要求1所述的半导体装置，其中，除形成金属硅化物层的部分以外的第四区的厚度等于或大于在所述第四区和所述第三区之间的界面产生的、在所述第四区侧的耗尽层的膜厚度。
3.根据权利要求1所述的半导体装置，其中，形成所述第二区，使得所述第二区的一端覆盖所述第三区的一端和所述单元隔离区之间的接合部，并且使得第二区的另一端与一侧的侧墙接合。
4.根据权利要求1所述的半导体装置，其中，所述第二区的膜厚度不小于在所述第一区和所述第二区之间的界面产生的、所述第二区侧的耗尽层和在所述第二区和所述第三区之间的界面产生的、第二区侧的耗尽层的厚度之和。
5.一种制造半导体装置的方法，所述半导体中形成有晶闸管，所述晶闸管由依次排列以形成结的第一导电型的第一区、具有与所述第一导电型相反的导电型的第二导电型的第二区、第一导电型的第三区以及第二导电型的第四区组成，所述方法包括：
在半导体基板中形成单元隔离区的步骤；
在被所述单元隔离区分隔的所述半导体基板上形成所述第三区的步骤；
在所述第三区上经由栅绝缘膜形成栅电极，并在所述栅电极的侧壁处形成侧墙的步骤；
在所述栅电极一侧、在所述第三区上形成所述第二区的步骤；
在所述第二区上形成所述第一区的步骤；以及
在所述栅电极另一侧、在所述第三区上形成所述第四区的步骤，其中，
在形成所述第四区的步骤中，形成所述第四区，使得所述第四区的一端覆盖所述第三区的另一端和所述单元隔离区的接合部，并且使得所述第四区的另一端与另一侧的侧墙接合。
6.根据权利要求5所述的制造半导体装置的方法，还包括在所述第一区的表面上、所述第四区的表面上以及所述栅电极上形成金属硅化物层的步骤，其中，
所述金属硅化物层形成之后，所述第四区仍然使得所述第四区的一端覆盖所述第三区的另一端和所述单元隔离区之间的接合部。
7.根据权利要求5所述的半导体装置的制造方法，在形成所述第二区的步骤中，形成所述第二区，使得所述第二区的一端覆盖所述第三区的一端和所述单元隔离区的接合部，并且使得所述第二区的另一端与所述一侧的侧墙的侧面接合。
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