JPH07245350A

JPH07245350A - 半導体装置の２層ゲート構造，それを用いた不揮発性記憶素子および２層ゲート構造の製造方法

Info

Publication number: JPH07245350A
Application number: JP6060021A
Authority: JP
Inventors: Machio Yamagishi; 万千雄山岸; Takashi Shimada; 喬島田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1994-03-04
Filing date: 1994-03-04
Publication date: 1995-09-19

Abstract

(57)【要約】【目的】本発明は、不揮発性記憶装置のような２層ゲ
ート構造のゲート端への電界集中をなくして、電荷の蓄
積性能の向上を図る。【構成】半導体基板11に設定した素子形成領域12の側
周側でその上層に素子分離領域13を形成する。素子分離
領域13の表面13a と半導体基板11の表面11a とはほぼ同
等の高さにする。素子形成領域12上の一部分には第１ゲ
ート絶縁膜14と第１ゲート電極15とを積層して形成し、
少なくとも第１ゲート電極15のゲート幅方向側には、そ
の上面15a とほぼ同等の高さの上面16a を有する平坦化
絶縁膜16を形成する。第１ゲート電極15の上面15a には
第２ゲート絶縁膜17および第２ゲート電極18を積層して
形成する。そして第１ゲート電極15をフローティングゲ
ートにし、第２ゲート電極18をコントロールゲートにし
て、不揮発性記憶装置が構成される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ゲートが２層構造にな
っている半導体装置として、特には不揮発性記憶装置の
ような半導体装置の２層ゲート構造，それを用いた不揮
発性記憶素子および２層ゲート構造の製造方法に関する
ものである。

【０００２】

【従来の技術】従来の２層ゲート構造を、不揮発性記憶
素子を一例にして、図７の概略構成断面図により説明す
る。

【０００３】図に示すように、半導体基板１１１に設定
した素子形成領域１１２の外側周には素子分離領域１１
３が形成されている。この素子分離領域１１３はＬＯＣ
ＯＳ法によって形成される。そのため、素子分離領域１
１３の上面は半導体基板１１１の表面よりも高い状態に
なっている。

【０００４】また上記半導体基板１１１の素子形成領域
１１２の表面には第１ゲート絶縁膜１１４が形成されて
いる。この第１ゲート絶縁膜１１４の上面側には、上記
素子分離領域１１３の縁側上部の一部分に掛かる状態に
第１ゲート電極（フローティングゲート電極）１１５が
形成されている。

【０００５】さらに上記第１ゲート電極１１５の表面に
は第２ゲート絶縁膜１１６が成膜されている。そして上
記第１ゲート電極１１５上の第２ゲート絶縁膜１１６の
表面には第２ゲート電極（コントロールゲート電極）１
１７が形成されている。また上記第１ゲート電極１１５
の両側の素子形成領域１１２には、ソース・ドレイン領
域（図示せず）が形成されている。

【０００６】上記の如くに、半導体装置１０１の２層ゲ
ート構造は構成されている。

【０００７】上記半導体装置１０１の２層ゲート構造の
製造方法を、図８の製造工程図によって簡単に説明す
る。なお、各構成部品のうち、上記図７で説明したもの
と同様のものには同一符号を付す。

【０００８】図８の（１）に示すように、ＬＯＣＯＳ法
によって、半導体基板１１１に素子分離領域１１３を形
成する。次いで素子形成領域１１２に第１絶縁膜１２１
を形成した後、その上面側の全面に第１電極形成膜１２
２を成膜する。

【０００９】そして図８の（２）に示すように、リソグ
ラフィー技術とエッチングとによって、第１電極形成膜
（１２２）をパターニングして電極パターン１２３を形
成する。さらにその電極パターン１２３を覆う状態に第
２絶縁膜１２４と第２電極形成膜１２５とを成膜する。

【００１０】その後図８の（３）に示すように、リソグ
ラフィー技術とエッチングとによって、第２電極形成膜
（１２５）で第２ゲート電極１１７を形成し、第２絶縁
膜（１２４）で第２ゲート絶縁膜１１６を形成する。さ
らに電極パターン（１２３）で第１ゲート電極１１５を
形成する。そして第１絶縁膜（１２１）が第１ゲート絶
縁膜１１４になる。

【００１１】

【発明が解決しようとする課題】しかしながら、図９に
示すように、上記半導体装置１０１の２層ゲート構造
を、例えば不揮発性記憶素子に適用した場合には、第１
ゲート電極１１５の両端上部１１５ａ，１１５ｂが角張
って形成されているため、第２ゲート電極（コントロー
ルゲート電極）１１７に高電圧（例えば１５Ｖ〜２５Ｖ
程度）を印加した際に、上記両端上部１１５ａ，１１５
ｂに電界が集中する。この結果、第１ゲート電極１１５
中に蓄積されている電子が引き抜かれる。このような現
象が起きた場合には、第１ゲート電極１１５に蓄積され
ている電荷量が変化するので、記憶していた情報が変化
することになる。そのため、上記構造は、データの保持
性能が低い。

【００１２】また、上記半導体装置の製造方法では、第
１電極形成膜をパターニングして第１ゲート電極を形成
した後、第１ゲート電極上をゲート幅方向を覆う状態に
第２ゲート絶縁膜と第２ゲート電極とが形成されてい
る。そのため、第２ゲート絶縁膜と第２ゲート電極と
は、第１ゲート電極に生じた段差上に形成されることに
なる。

【００１３】本発明は、第１，第２ゲート電極間の容量
を確保するとともに第１ゲート電極の両端角部に電界の
集中を起こさせない半導体装置の２層ゲート構造，それ
を用いた不揮発性記憶素子および２層ゲート構造の製造
方法を提供することを目的とする。

【００１４】

【課題を解決するための手段】本発明は、上記目的を達
成するためになされた半導体装置の２層ゲート構造，そ
れを用いた不揮発性記憶素子および２層ゲート構造の製
造方法である。半導体装置の２層ゲート構造は以下のよ
うに構成されている。すなわち、半導体基板に設定した
素子形成領域の外側周でその半導体基板の上層には素子
分離領域が形成されている。この素子分離領域の表面は
半導体基板の表面とほぼ同等の高さになっている。さら
に素子形成領域上の一部分には第１ゲート絶縁膜および
第１ゲート電極が積層状態に形成されている。そして少
なくとも第１ゲート電極のゲート幅方向側には、その上
面とほぼ同等の高さの上面を有する平坦化絶縁膜が形成
されている。さらに第１ゲート電極の上面には第２ゲー
ト絶縁膜および第２ゲート電極が積層状態に形成されて
いるものである。

【００１５】不揮発性記憶素子は、フローティングゲー
トに上記第１ゲート電極を用い、コントロールゲートに
上記第２ゲート電極を用いたものである。

【００１６】半導体装置の２層ゲート構造の製造方法は
以下のようになる。すなわち、第１〜第３工程で、半導
体基板の上層の一部分に素子分離領域を形成し、その表
面と半導体基板の表面とをほぼ同一平面に形成する。そ
して素子形成領域上に第１絶縁膜と電極パターンとを形
成する。次いで第４工程で、電極パターンの外側周にそ
の表面とほぼ同じ高さの表面を有する平坦化絶縁膜を形
成する。その後第５，第６工程で、少なくとも電極パタ
ーン上に第３絶縁膜と第２電極形成膜とを形成した後、
第２電極形成膜，第３絶縁膜および電極パターンの順に
パターニングして第２ゲート電極，第２ゲート絶縁膜お
よび第１ゲート電極を形成する。そして第１ゲート電極
下の第１絶縁膜が第１ゲート絶縁膜になる。

【００１７】上記製造方法では、まず第１〜第３工程を
行う。その後第４工程では、電極パターンを覆う状態に
して半導体基板の上に第２絶縁膜を形成した後、ケミカ
ルメカニカルポリシングによって、電極パターンの表面
と第２絶縁膜の表面とをほぼ同一平面になるまで第２絶
縁膜の上層を除去する。そして第２絶縁膜で平坦化絶縁
膜を形成する。その後、第５工程以降の工程を行っても
よい。

【００１８】

【作用】上記半導体装置の２層ゲート構造では、第１ゲ
ート電極の上面と平坦化絶縁膜の上面とはほぼ同一平面
に形成され、それらの上面に第２ゲート絶縁膜と第２ゲ
ート電極とが形成されている。そのため、第１ゲート電
極の両端側の上部角部に電界の集中は起きない。また第
２ゲート電極に接続する配線が形成されていても、この
第２ゲート電極および配線は、第２ゲート絶縁膜を介し
て、平坦化されている第１ゲート電極上および平坦化絶
縁膜上に形成される。そのため、第１ゲート電極の上部
角部に電界の集中は起きない。

【００１９】上記不揮発性記憶素子では、ゲートに上記
２層ゲート構造を用いたことから、フローティングゲー
トの両端側の上部角部に電界の集中が起きない。そのた
め、情報の保持性能が高まる。

【００２０】上記半導体装置の２層ゲート構造の製造方
法では、第１ゲート電極を形成する電極パターンを形成
して、それを覆う状態に第２絶縁膜を形成した後、電極
パターン表面と第２絶縁膜表面とがほぼ同一の平面にな
るまで第２絶縁膜の上層を除去する。すなわち、平坦化
がなされる。したがって、次に形成する第３絶縁膜およ
び第２電極形成膜は平坦面に形成されることになる。

【００２１】また第４工程の平坦化をケミカルメカニカ
ルポリシングによって行うことから、電極パターンの表
面と第２絶縁膜の表面とがほぼ同一平面に形成される。
それとともに、半導体基板面内が平坦化される。

【００２２】

【実施例】本発明の実施例を図１の概略構成断面図によ
り説明する。なお図では、ゲート幅方向の断面を示す。

【００２３】図に示すように、半導体基板１１には素子
形成領域１２が設定されている。上記半導体基板１１の
上層でかつ素子形成領域１２の外側周には素子分離領域
１３が形成されている。この素子分離領域１３の表面
は、半導体基板１１の表面とほぼ同等の高さに形成され
る。なお、図では、半導体基板１１の表面を熱酸化処理
した後の状態を示したので、上記各表面は同等の高さに
図示されていない。

【００２４】上記素子形成領域１２の表面の一部分に
は、この素子形成領域１２を横切る状態に第１ゲート絶
縁膜１４が形成されている。この第１ゲート絶縁膜１４
は、例えば酸化シリコンからなる。上記第１ゲート絶縁
膜１４上には、第１ゲート電極１５が形成されている。
この第１ゲート電極１５は、例えば多結晶シリコンから
なる。

【００２５】上記第１ゲート電極１５の少なくともゲー
ト幅方向側には平坦化絶縁膜１６が形成されている。こ
の平坦化絶縁膜１６の上面１６ａと上記第１ゲート電極
１５の上面１５ａとは、ほぼ同等の高さに形成されてい
る。

【００２６】また第１ゲート電極１５上には、第２ゲー
ト絶縁膜１７と第２ゲート電極１８とが積層されて設け
られている。上記第２ゲート絶縁膜１７は、例えば、酸
化シリコン（ＳｉＯ₂）膜と窒化シリコン（Ｓｉ
₃Ｎ₄）膜と酸化シリコン（ＳｉＯ₂）膜との３層構造
（図示せず）からなる。さらに上記第２ゲート電極１８
は、例えば多結晶シリコンからなる。上記第２ゲート電
極１８には別の半導体装置の第２ゲート電極（図示せ
ず）に接続する配線３１が接続される。この配線３１
は、第２ゲート電極１８と同様の材料で一体に形成され
たものであってもよく、または別の材料で形成されたも
のであってもよい。

【００２７】上記の如くに、第１ゲート電極１５と第２
ゲート電極１８とを有する半導体装置１の２層ゲート構
造は構成されている。

【００２８】上記半導体装置１の２層ゲート構造では、
第１ゲート電極１５の上面１５ａと平坦化絶縁膜１６の
上面１６ａとはほぼ同一平面に形成される。そして第１
ゲート電極１５の上面１５ａに第２ゲート絶縁膜１７と
第２ゲート電極１８とが形成されていることから、第１
ゲート電極１５と第２ゲート絶縁膜１７と第２ゲート電
極１８とで容量が形成されるのは、第１ゲート電極１５
の上面１５ａ側のみになる。そのため、第１ゲート電極
１５の両端側の上部角部１５ｂ，１５ｃには電界の集中
は起こらない。

【００２９】また第２ゲート電極１８に接続する配線３
１を形成したものでは、配線３１は平坦化絶縁膜１６上
に形成される。そのため、配線３１と第１ゲート電極１
５とで容量は形成されないので、第１ゲート電極１５の
両端側の上部角部１５ｂ，１５ｃには電界の集中は起こ
らない。したがって、上記構成の半導体装置１を、不揮
発性記憶装置のメモリセルに用いれば、その不揮発性記
憶装置のデータの保持性能は高められる。

【００３０】また、図２のゲート長方向の断面図に示す
ように、上記第１ゲート電極（１５）の両側における素
子形成領域１２の半導体基板１１の上層には、ソース・
ドレイン領域１９，２０が設けられている。このように
ソース・ドレイン領域１９，２０が形成されている構造
の上記半導体装置（１）は、不揮発性記憶素子２（例え
ばＥＰＲＯＭ，ＥＥＰＲＯＭ等）としての機能を有す
る。すなわち、半導体装置（１）の第１ゲート電極（１
５）が不揮発性記憶素子２のフローティングゲート電極
２１になり、第２ゲート電極（１８）がコントロールゲ
ート電極２２になる。また、半導体基板１１の面内に上
記構造の不揮発性記憶素子２を縦横に複数個配置すれ
ば、不揮発性記憶装置のメモリマトリックスが構成され
る。

【００３１】次に上記半導体装置の２層ゲート構造の製
造方法を、図３，図４の製造工程図（その１），（その
２）によって説明する。なお、図３および図４の（１）
〜（８）ではゲート幅方向の断面を示し、図４の（９）
ではゲート長方向の断面を示す。また、上記図１で説明
した構成部品と同様の構成部品には同一の符号を付す。

【００３２】図３の（１）に示すように、半導体基板１
１には素子形成領域１２が設定されている。上記半導体
基板１１は、例えばシリコン基板からなる。まず第１の
工程では、半導体基板１１の上層でかつ上記素子形成領
域１２の外側周に素子分離領域１３を形成する。この素
子分離領域１３は、例えば半導体基板１１の表面にパッ
ド酸化膜４１を形成した後、窒化シリコン膜を酸化防止
膜（図示せず）に用いたＬＯＣＯＳ法またはそれを改良
した方法（例えば改良ＬＯＣＯＳ法）によって形成され
る。そのため、素子分離領域１３の上面は、半導体基板
１１の表面よりも高く形成される。その後、例えばウェ
ットエッチングまたはドライエッチングによって、ＬＯ
ＣＯＳ法で用いた窒化シリコン膜（図示せず）を除去す
る。なお、ＬＯＣＯＳ法で用いたパッド酸化膜４１は残
っていても差し支えない。

【００３３】次に図３の（２）に示すように、精密研磨
法によって、素子分離領域１３の２点鎖線で示す部分と
上記パッド酸化膜４１（１点鎖線で示す部分）とを除去
する。この研磨は、素子分離領域１３の表面１３ａと半
導体基板１１の表面１１ａとがほぼ同一平面になるまで
行う。このとき半導体基板１１が露出するので、上記研
磨は半導体基板１１の損傷を少なくするようなケミカル
メカニカルポリシングを採用することが好ましい。な
お、上記研磨はケミカルメカニカルポリシングに限定さ
れることはなく、例えば他の精密研磨法（ケミカルポリ
シング，メカニカルポリシング等）によってもよい。

【００３４】次いで図３の（３）に示す第２工程を行
う。この工程では、例えば熱酸化法によって、半導体基
板１１の素子形成領域１２の表層に第１絶縁膜５１を形
成する。

【００３５】続いて図３の（４）に示す第３工程を行
う。この工程では、化学的気相成長（以下ＣＶＤと記
す）法によって、第１絶縁膜５１を覆う状態にして第１
電極形成膜５２を成膜する。この第１電極形成膜５２
は、例えば多結晶シリコンからなる。その後、リソグラ
フィー技術とエッチングとによって、上記第１電極形成
膜５２の２点鎖線で示す部分を除去する。そして上記素
子形成領域１２を覆う状態に、上記第１電極形成膜（５
２）で電極パターン５３を形成する。

【００３６】その後図３の（５）に示す第４工程行う。
この工程では、例えばＣＶＤ法によって、電極パターン
５３を覆う状態にして半導体基板１１上に、少なくとも
上記電極パターン５３より厚い第２絶縁膜５４を形成す
る。

【００３７】その後、図４の（６）に示すように、例え
ば研磨法によって、電極パターン５３の上面５３ａが露
出するまで上記第２絶縁膜５４の２点鎖線で示す部分を
除去する。それによって、電極パターン５３の上面５３
ａと第２絶縁膜５４の表面５４ａとがほぼ同一平面にな
るようにする。そして、上記第２絶縁膜（５４）が平坦
化絶縁膜１６になる。なお上記研磨は、例えばケミカル
メカニカルポリシングによって行う。または、他の精密
研磨法（ケミカルポリシング，メカニカルポリシング
等）を用いて行っても差し支えはない。

【００３８】また別の平坦化方法としては、例えば、上
記第２絶縁膜５４とエッチング速度がほぼ同等の平坦化
膜（図示せず）を第２絶縁膜５４上に形成した後、通常
のエッチバック処理を行う。そして電極パターン５３の
上面５３ａが露出するまで平坦化膜を除去するとともに
第２絶縁膜５４の上層を除去する。このようにして上記
（６）で説明したように、電極パターン５３の上面５３
ａとほぼ同一平面上に第２絶縁膜５４の上面５４ａが形
成されるように第２絶縁膜５４を残す。

【００３９】そして図４の（７）に示す第５工程を行
う。この工程では、例えばＣＶＤ法によって、上記電極
パターン５３側の全面に第３絶縁膜５５を形成する。こ
の第３絶縁膜５５は、例えば酸化シリコン（ＳｉＯ₂）
膜と窒化シリコン（Ｓｉ₃Ｎ₄）膜と酸化シリコン（Ｓ
ｉＯ₂）膜との３層構造の膜（図示せず）で形成する。
その後、例えばＣＶＤ法によって、第３絶縁膜５５上に
第２電極形成膜５６を形成する。第２電極形成膜５６
は、例えば多結晶シリコンからなる。

【００４０】さらに図４の（８），（９）に示す第６工
程を行う。この工程では、リソグラフィー技術とエッチ
ングとによって、上記第２電極形成膜（５６）をパター
ニングして第２ゲート電極１８を形成する。上記パター
ニングと同時に第２電極形成膜（５６）で配線３１を形
成する。続いて上記第３絶縁膜（５５）をパターニング
して第２ゲート絶縁膜１７を形成する。さらに上記電極
パターン（５３）をパターニングして第１ゲート電極１
５を形成する。そして上記第１ゲート電極１５の下方の
上記第１絶縁膜（５１）が第１ゲート絶縁膜１４にな
る。上記各パターニングでは、例えばリソグラフィー技
術で形成したレジストマスク（図示せず）をエッチング
マスクに用いて行う。このようにして、２層ゲート構造
を形成する。

【００４１】上記第６工程を行った後、図５に示すよう
に、例えばイオン注入法によって、上記第１ゲート電極
１５の両側の半導体基板１１に導電性の不純物を導入し
て、ソース・ドレイン１９，２０を形成する。続いて、
例えばＣＶＤ法によって、全面に層間絶縁膜６１を形成
する。その後リソグラフィー技術とエッチングとによっ
て、上記ソース・ドレイン１９，２０上の層間絶縁膜６
１と第１絶縁膜５１とにコンタクトホール６２，６３を
形成する。次いで、例えば、ＣＶＤ法による成膜とエッ
チバック処理とからなるブランケットタングステンを用
いたプラグ形成法によって、コンタクトホール６２，６
３の内部にタングステンプラグ６４，６５を形成する。
その後、配線層（図示せず）を成膜した後、その配線層
をパターニングすることによって、タングステンプラグ
６４，６５を介してソース・ドレイン１９，２０に接続
する配線６６，６７を形成する。上記コンタクトホール
６２，６３の内部に埋め込む材料はタングステンに限定
されることはなく、導電性材料であれば他の材料を用い
ることが可能である。

【００４２】上記半導体装置１の２層ゲート構造の製造
方法では、第１ゲート電極１５を形成する電極パターン
５３の上面５３ａとそれを覆う状態に形成した第２絶縁
膜５４の上面５４ａとが、ほぼ同一平面になるまで第２
絶縁膜５４の上層を除去する。すなわち、平坦化がなさ
れる。したがって、次に形成する第３絶縁膜５５および
第２電極形成膜５６は平坦面に形成されることになるの
で、第３絶縁膜５５および第２電極形成膜５６は上記電
極パターン５３の上端角部を覆う状態に形成されない。

【００４３】また上記第４工程での平坦化をケミカルメ
カニカルポリシングによって行うことから、電極パター
ン５３の上面５３ａと第２絶縁膜５４の表面５４ａとが
ほぼ同一平面に形成される。それとともに、半導体基板
１１の面内が平坦化されるので、その後の成膜のカバリ
ッジ性がよくなる。

【００４４】なお、素子分離領域１３の表面１３ａと半
導体基板１１の表面１１ａとをほぼ同等の高さに形成し
たことから、素子形成領域１２上に形成される電極パタ
ーン５３の上面５３ａは平坦な面に形成される。そのた
め、上記電極パターン５３を覆う状態に第２絶縁膜５４
を形成してから研磨によって第２絶縁膜５４の上層を除
去した際に、電極パターン５３上に第２絶縁膜５４が残
らない。したがって、電極パターン５３上に形成される
第３絶縁膜５５は所望の膜厚に形成されるので、その第
３絶縁膜５５を第２ゲート絶縁膜１７に用いた際には、
所定の容量が得られる。

【００４５】上記素子分離領域１３は、ＬＯＣＯＳ法ま
たはその改良法によって形成したが、例えばトレンチ構
造で形成することも可能である。その方法を、図６の形
成工程図によって説明する。なお、図３，図４で説明し
た構成部品と同様のものには同一符号を付す。

【００４６】図６の（１）に示すように、半導体基板１
１には素子形成領域１２が設定されている。上記半導体
基板１１は、例えばシリコン基板からなる。まずリソグ
ラフィー技術とエッチングとによって、半導体基板１１
の上層でかつ上記素子形成領域１２の外側周に溝（トレ
ンチ）７１を形成する。続いて熱酸化法によって、上記
溝７１内壁を含む上記半導体基板１１の表面を酸化して
酸化膜７２を形成する。その後、ＣＶＤ法によって、上
記溝７１の内部を埋め込む状態に絶縁膜７３を成膜す
る。この絶縁膜７３は、例えば酸化シリコンからなる。

【００４７】次に図６の（２）に示すように、精密研磨
法によって、上記絶縁膜７３の２点鎖線で示す部分と上
記酸化膜７２（１点鎖線で示す部分）を除去する。そし
て、溝７１の内部に絶縁膜７３と酸化膜７２とからなる
素子分離領域１３を形成する。上記研磨は、素子形成領
域１２の半導体基板１１が露出して、素子分離領域１３
の表面１３ａと半導体基板１１の表面１１ａとがほぼ同
一平面になるように行う。このとき露出する半導体基板
１１が損傷を受けないように研磨を行う。例えば、上記
研磨にはケミカルメカニカルポリシングを採用すること
が好ましい。なお、上記研磨はケミカルメカニカルポリ
シングに限定されることはなく、例えば他の精密研磨法
（ケミカルポリシング，メカニカルポリシング等）によ
ってもよい。

【００４８】上記のように素子分離領域１３をトレンチ
構造にすることによって、素子分離領域１３の半導体基
板１１に占める面積を小さくすることが可能になる。

【００４９】上記図６で説明した素子分離領域の形成方
法では、半導体基板１１に溝７１を形成してから、熱酸
化によって酸化膜７２を形成したので、素子分離領域１
３の絶縁性が高まる。また溝７１の内部に形成される素
子分離領域１３の表面１３ａと半導体基板１１の表面１
１ａとがほぼ同一平面になるように形成される。したが
って、トレンチ構造の素子分離領域を形成したものに
も、上記半導体装置１の２層ゲート構造は適用される。

【００５０】

【発明の効果】以上、説明したように請求項１の発明に
よれば、ほぼ同一平面をなす第１ゲート電極と平坦化絶
縁膜との各上面に第２ゲート絶縁膜と第２ゲート電極と
が形成されているので、第１ゲート電極の両端側の上部
角部に電界の集中は起きない。また、第２ゲート電極お
よびそれに接続する配線は、第２ゲート絶縁膜を介して
ほぼ平坦化されている第１ゲート電極上と平坦化絶縁膜
上とに形成されるので、第１ゲート電極の上部角部に電
界の集中は起きない。そのため、第１ゲート電極中の蓄
積電荷量が変化することがないので、電荷の保持性能を
高くすることが可能になる。

【００５１】請求項２の発明によれば、ゲートに上記２
層ゲート構造を用いたので、フローティングゲートの両
端側の上部角部に電界の集中は起きない。そのため、電
荷の保持性能を高めることができるので、データ保持の
信頼性の向上が図れる。

【００５２】請求項３の発明によれば、第１ゲート電極
になる電極パターン電極パターン表面とそれを覆う第２
絶縁膜表面とがほぼ同一の平面になるまで第２絶縁膜の
上層を除去するので、平坦化がなされる。したがって、
次に形成する第３絶縁膜および第２電極形成膜は平坦面
に形成することができる。

【００５３】請求項４の発明によれば、ケミカルメカニ
カルポリシングによって第２絶縁膜の上層を除去するの
で、電極パターンと第２絶縁膜との各上面とをほぼ同一
平面に形成することができる。

【図面の簡単な説明】

【図１】本発明の実施例の概略構成断面図である。

【図２】本発明の不揮発性記憶素子の説明図である。

【図３】本発明の実施例の製造工程図（その１）であ
る。

【図４】本発明の実施例の製造工程図（その２）であ
る。

【図５】半導体装置の製造工程図である。

【図６】トレンチ構造の素子分離領域の形成工程図であ
る。

【図７】従来の２層ゲート構造の概略構成断面図であ
る。

【図８】従来の２層ゲート構造の製造工程図である。

【図９】課題の説明図である。

【符号の説明】

１半導体装置２不揮発性記憶
素子１１半導体基板１２素子形成領
域１３素子分離領域１４第１ゲート
絶縁膜１５第１ゲート電極１６平坦化絶縁
膜１７第２ゲート絶縁膜１８第２ゲート
電極２１フローティングゲート電極２２コントロー
ルゲート電極５１第１絶縁膜５２第１電極形
成膜５３電極パターン５４第２絶縁膜５５第３絶縁膜５６第２電極形
成膜

Claims

【特許請求の範囲】

【請求項１】半導体基板と、前記半導体基板の表面とほぼ同等の高さの表面を有する
もので、該半導体基板に設定した素子形成領域の外側周
における該半導体基板の上層に形成した素子分離領域
と、前記素子形成領域の表面の一部分に形成した第１ゲート
絶縁膜と、前記第１ゲート絶縁膜上に形成した第１ゲート電極と、前記第１ゲート電極の上面とほぼ同等の高さの上面を有
するもので、少なくとも該第１ゲート電極のゲート幅方
向側に形成した平坦化絶縁膜と、前記第１ゲート電極上に形成した第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成した第２ゲート電極とか
らなることを特徴とする半導体装置の２層ゲート構造。
【請求項２】半導体基板上に第１絶縁膜とフローティ
ングゲートと第２絶縁膜とコントロールゲートとを順に
積層してなる不揮発性記憶素子において、前記フローティングゲートと前記コントロールゲートと
に請求項１記載の半導体装置の２層ゲート構造を用いた
ことを特徴とする不揮発性記憶素子。
【請求項３】半導体基板に設定した素子形成領域の外
側周における該半導体基板の上層に素子分離領域を形成
した後、該半導体基板の表面と該素子分離領域の表面と
をほぼ同一平面に形成する第１工程と、少なくとも前記素子形成領域上に第１絶縁膜を形成する
第２工程と、前記第１絶縁膜上に第１電極形成膜を成膜した後、前記
素子形成領域上に該第１電極形成膜で電極パターンを形
成する第３工程と、前記電極パターンを覆う状態にして前記半導体基板上に
第２絶縁膜を形成した後、該電極パターンの表面と該第
２絶縁膜の表面とがほぼ同一平面になるまで該第２絶縁
膜の上層を除去して、該第２絶縁膜で平坦化絶縁膜を形
成する第４工程と、少なくとも前記電極パターンの上面に第３絶縁膜を形成
した後、さらに該第３縁膜上に第２電極形成膜を形成す
る第５工程と、前記第２電極形成膜をパターニングして第２ゲート電極
を形成し、次いで前記第３絶縁膜をパターニングして第
２ゲート絶縁膜を形成し、さらに前記電極パターンをパ
ターニングして第１ゲート電極を形成する第６工程とか
らなることを特徴とする半導体装置の２層ゲート構造の
製造方法。
【請求項４】請求項３に記載した半導体装置の２層ゲ
ート構造の製造方法において、前記第１，第２および第３工程を行った後、前記第４工程では、前記電極パターンを覆う状態にして
前記半導体基板の上に第２絶縁膜を形成した後、ケミカ
ルメカニカルポリシングによって、該電極パターンの表
面と該第２絶縁膜の表面とをほぼ同一平面になるまで該
第２絶縁膜の上層を除去して、該第２絶縁膜で平坦化絶
縁膜を形成し、その後、前記第５工程以降の工程を行うことを特徴とす
る半導体装置の２層ゲート構造の製造方法。