KR100304761B1 - 반도체장치의2층게이트구조및그제조방법 - Google Patents

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Abstract

본 발명은 2층 게이트 구조의 게이트 에지에 전계 집중을 없게 하여, 전하의 축적성능의 향상을 도모한 반도체장치 및 그 제조방법에 관한 것으로서, 본 발명의 반도체장치는 반도체기판과, 상기 반도체기판에 소자형성 영역을 설정하도록 소자분리영역과, 상기 소자형성영역 표면의 일부분에 형성한 제1 게이트 절연막과, 상기 제1 게이트 절연막 위에 형성한 제1 게이트전극과, 상기 제1 게이트전극의 상면과 동일한 높이의 상면을 가지는 것으로서, 상기 제1 게이트전극을 에워싸는 절연막과, 상기 제1 게이트전극 위에 형성한 제2 게이트 절연막과, 상기 제2 게이트 절연막 위에 형성한 제2 게이트전극으로 이루어진다.

Description

반도체장치의 2층게이트구조 및 그 제조방법
본 발명은 게이트가 2층 구조로 되어 있는 반도체장치로서, 특히 불휘발성 기억소자와 같은 반도체장치의 2층 게이트구조 및 그 제조방법에 관한 것이다.
종래의 2층 게이트구조의 일 예를 불휘발성 기억소자로 하여, 제1도의 개략적인 구성 단면도에 따라서 설명한다.
제1도에 나타낸 바와 같이, 반도체기판(111)에 설정한 소자형성영역(112)의 외측 주위에는 소자분리영역(113)이 형성되어 있다. 이 소자분리영역(113)은 LOCOS법에 의해 형성된다. 그러므로, 소자분리영역(113)의 상면은 반도체기판(111)의 표면보다 높은 상태로 되어 있다.
또, 상기 반도체기판(111)의 소자형성영역(112)의 표면에는 제1 게이트 절연막(114)이 형성되어 있다. 이 제1 게이트 절연막(114)의 상면측에는, 상기 소자분리영역(113)의 에지측 상부의 일부분에 걸리는 상태로 제1 게이트전극(플로팅 게이트전극)(115)이 형성되어 있다.
그리고, 상기 제1 게이트전극(115)의 표면에는 제2 게이트 절연막(116)이 성막되어 있다. 그리고, 상기 제1 게이트전극(115) 위의 제2 게이트 절연막(116) 표면에는 제2 게이트전극(콘트롤 게이트전극)(117)이 형성되어 있다.
또, 상기 제1 게이트전극(115)의 양측 소자형성영역(112)에는, 소스ㆍ드레인 영역(도시하지 않음)이 형성되어 있다.
상기와 같이, 종래의 실시예 1에 따른 반도체장치(101)의 2층 게이트 구조가 구성된다.
상기 반도체장치(101)의 2층 게이트구조에 대한 제조방법에 대해서는 제2(a)도~제2(c)도의 제조공정도에 따라서 간단히 설명한다. 그리고, 각 구성요소 중 상기 제1도에서 설명한 것과 동일한 것에는 동일 부호를 붙인다.
제2(a)도에 나타낸 바와 같이, LOCOS법에 의해 반도체기판(111)에 소자분리영역(113)을 형성한다. 이어서, 소자형성영역(112)에 제1 절연막(121)을 형성한 후, 그 상면측의 전체면에 제1 전극 형성막(122)을 성막한다.
그리고, 제2(b)도에 나타낸 바와 같이, 리소그라피 기술과 에칭에 의해 제1 전극 형성막(122)을 패터닝하여 전극패턴(123)을 형성한다. 그리고, 그 전극패턴(123)을 덮도록 제2 절연막(124)과 제2 전극 형성막(125)을 성막한다.
그 후, 제2(c)도에 나타낸 바와 같이, 리소그라피 기술과 에칭에 의해 제2 전극 형성막(125)으로 제2 게이트전극(117)을 형성하고, 제2 절연막(124)으로 제2 게이트 절연막(116)을 형성한다. 그리고, 전극패턴(123)으로 제1 게이트전극(115)을 형성한다. 또한 제1 절연막(121)은 제1 게이트 절연막(114)으로 된다.
그러나, 제1도에 나타낸 바와 같이, 상기 반도체장치(101)의 2층 게이트구조를, 예를 들면 불휘발성 기억소자에 적용한 경우에는, 제1 게이트 전극(115)의 양단 상부(115a,115b)가 샤프하게, 즉 각을 형성하도록 형성되어 있으므로, 제2 게이트전극(콘트롤 게이트전극)(117)에 고전압(예를 들면 15V~25V 정도)을 인가했을 때, 상기 양단 상부(115a,115b)에 전계가 집중된다. 이 결과, 제1 게이트전극(115) 중에 축적되어 있는 전자가 빠져나간다. 이와 같은 현상이 일어난 경우에는, 제1 게이트전극(115)에 축적되어 있는 전하량이 변하므로, 기억되어 있던 정보가 변하게 된다. 그러므로, 상기 구조는 데이터의 유지 성능이 낮다.
또, 상기 반도체장치의 제조방법에서는, 제1 전극 형성막을 패터닝하여 제1 게이트전극을 형성한 후, 제1 게이트전극 위를 게이트 폭 방향을 덮도록 제2 게이트 절연막과 제2 게이트전극이 형성되어 있다. 그러므로, 제2 게이트 절연막과 제2 게이트전극과는 제1 게이트전극에 생긴 단차(段差)위에 형성되게 된다.
본 발명은 제1, 제2 게이트전극간의 용량을 확보하는 동시에 제1 게이트전극의 양단 코너부에 전계 집중을 일으키지 않는 반도체장치의 2층 게이트구조 및 그 제조방법을 제공하는 것을 목적으로 한다.
본 발명은 또한 제1, 제2 게이트전극간의 용량을 확보하는 동시에 제1 게이트전극의 양단 코너부에 전계 집중을 일으키지 않는 불휘발성 반도체소자의 2층 게이트구조 및 그 제조방법을 제공하는 것을 목적으로 한다.
제1도는 종래의 반도체장치의 게이트구조의 개략구성단면도.
제2(a)도~제2(c)도는 종래 반도체장치의 게이트구조에 대한 제조방법을 나타낸 개략적인 구성 단면도.
제3도는 본 발명에 따른 반도체장치의 게이트구조에 대한 개략적인 구성 단면도.
제4도는 본 발명의 실시예 1에 따른 게이트구조의 개략적인 구성 단면도.
제5(a)도~제5(c)도는 본 발명의 제조방법에 따라서 제조되는 게이트 폭방향의 반도체장치에 대한 개략적인 구성 단면도.
제6(a)도~제6(c)도는 본 발명의 제조방법에 다라서 순차 제조되는 게이트 폭 방향의 반도체장치에 대한 개략적인 구성 단면도.
제6(d)도는 제6(c)도의 게이트 길이 방향의 반도체장치에 대한 개략적인 구성 단면도.
제7도는 본 발명의 실시예 2에 따른 불휘발성 기억소자의 게이트구조의 게이트 폭 방향에 대한 개략적인 구성 단면도.
제8도는 제7도에 나타낸 불휘발성 기억소자의 게이트 구조의 게이트 길이 방향에 대한 개략적인 구성 단면도.
제9(a)도~제9(e)도는 본 발명의 다른 제조방법에 따라서 제조되는 불휘발성 기억소자의 게이트 폭 방향에 대한 개략적인 구성 단면도.
제10(a)도~제10(c)도는 본 발명의 다른 제조방법에 따라서 순차 제조되는 불휘발성 기억소자의 게이트 폭 방향에 대한 개략적인 구성 단면도.
제10(d)도는 제10(c)도의 불휘발성 기억소자의 게이트 길이 방향에 대한 개략적인 구성 단면도.
제11도는 제10(c)도 및 제10(d)도에 나타낸 불휘발성 기억소자의 소스ㆍ드레인 구조의 제조방법을 나타낸 개략적인 구성 단면도.
제12(a)도 및 제12(b)도는 본 발명의 또 다른 제조방법에 따라서 제조되는 불휘발성 기억소자의 게이트 폭 방향의 개략적인 구성 단면도.
* 도면의 주요부분에 대한 부호의 설명
1,10 : 반도체장치 11 : 반도체기판
12 : 소자형성영역 13 : 소자분리영역
14 : 단차부 15 : 제1 게이트 절연막
16 : 제1 게이트전극 17 : 제2 게이트 절연막
18 : 제2 게이트전극 21,52 : 제1 전극형성막
22 : 전극간 절연막 23,56 : 제2 전극 형성막
51 : 제1 절연막 53 : 전극패턴
54 : 제2 절연막 55 : 제3 절연막
이들 목적 및 다른 목적을 달성하기 위하여, 본 발명에 따른 반도체 장치는 반도체기판과, 상기 반도체기판에 소자형성영역을 설정하도록 형성한 소자분리영역과, 상기 소자형성영역의 표면의 일부분에 형성한 제1 게이트 절연막과, 상기 제1 게이트 절연막 위에 형성한 제1 게이트전극과, 상기 제1 게이트전극의 상면과 동일한 높이의 상면을 가지는 것으로서, 상기 제1 게이트전극을 에워싸는 절연막과, 상기 제1 게이트전극 위에 형성한 제2 게이트 절연막과, 상기 제2 게이트 절연막 위에 형성한 제2 게이트전극으로 이루어진다.
본 발명에 따르면, 플로팅 게이트 등과 같은 전극의 어떠한 에지도 소자 분리막에 설치되지 않는다. 제1 게이트전극을 에워싸는 절연막은 수직 방향의 에지를 가지는 것이 바람직하다.
상기 소자분리는 상기 반도체기판의 표면 위에 형성한 산화막으로 이루어진다.
상기 제1 게이트전극은 플로팅 전극이고, 상기 제2 게이트전극은 콘트롤 전극이다.
상기 소자분리영역은 상기 반도체기판과 동일한 높이의 상면을 가지고, 상기 절연막은 최소한 상기 제1 게이트전극의 게이트 폭 방향으로 형성한 평탄화 절연막으로 이루어진다.
상기 소자분리영역은 상기 반도체기판에 형성한 트렌치로 이루어진다.
상기 제1 게이트전극은 상기 소자분리영역의 일부분에 형성한 단차부내에 형성된다.
본 발명의 다른 양태에 따르면, 반도체기판에 설정한 소자형성영역의 주위에 소자분리영역을 형성한 후, 이 반도체기판의 표면과 이 소자분리영역의 표면을 동일 평면으로 형성하는 제1공정과, 최소한 상기 소자형성영역 위에 제1 절연막을 형성하는 제2공정과, 상기 제1 절연막 위에 제1 전극 형성막을 성막한 후, 상기 소자형성영역 위에 이 제1 전극 형성막으로 전극패턴을 형성하는 제3 공정과, 상기 전극패턴을 덮도록 상기 반도체기판 위에 제2 절연막을 형성한 후, 이 전극패턴의 표면과 이 제2 절연막의 표면이 동일 평면으로 될 때까지 이 제2 절연막의 상층을 제거하여, 이 제2 절연막으로 평탄화 절연막을 형성하는 제4 공정과, 최소한 상기 전극패턴의 상면에 제3 절연막을 형성한 후, 다시 이 제3 절연막 위에 제2 전극 형성막을 형성하는 제5 공정과, 상기 제2 전극 형성막을 패터닝하여 제2 게이트전극을 형성하고, 이어서 상기 제3 절연막을 패터닝하여 제2 게이트 절연막을 형성하고, 다시 상기 전극패턴을 패터닝하여 제1 게이트전극을 형성하는 제6 공정으로 이루어지는 반도체장치의 제조방법을 제공한다.
본 발명의 방법에 있어서, 상기 제1, 제2 및 제3 공정을 행한 후, 상기 제4 공정에서는, 상기 전극패턴을 덮도록 상기 반도체기판 위에 제2 절연막을 형성한 후, 케미칼 메카니칼 폴리싱에 의해 이 전극패턴의 표면과 이 제2 절연막의 표면이 동일 평면으로 될 때까지 이 제2 절연막의 상층을 제거하여, 이 제2 절연막으로 평탄화 절연막을 형성하고, 그 후 상기 제5 공정 및 제6 공정을 행한다.
본 발명의 또 다른 양태에 따르면, 반도체기판에 설정한 소자형성영역의 측 주위 및 그 위에 소자분리영역을 형성하는 제1 공정과, 상기 소자분리영역의 상부 또는 그 일부분을 제거하여 단차부를 형성하는 제2 공정과, 상기 반도체기판의 상기 소자형성영역 위에 제1 게이트 절연막을 형성하는 제3 공정과, 상기 단차부 위와 상기 제1 게이트 절연막 위를 덮도록 제1 전극 형성막을 성막한 후, 상기 소자분리영역의 상면을 스토퍼로 하여, 상기 제1 전극 형성막의 상면이 상기 소자분리영역의 상면과 동일 평면으로 될 때까지, 상기 제1 전극 형성막을 제거하는 제4 공정과, 상기 제1 전극 형성막의 상면에 전극간 절연막을 형성한 후, 상기 전극간 절연막 위에 제2 전극 형성막을 형성하는 제5 공정과, 상기 제2 전극 형성막을 패터닝하여 제2 게이트전극을 형성하고, 이어서 상기 전극간 절연막을 패터닝하여 제2 게이트 절연막을 형성하고, 또한 상기 제1 전극 형성막을 패터닝하여 제1 게이트전극을 형성하는 제6 공정으로 이루어지는 반도체 장치의 제조방법을 제공한다.
이상, 설명한 바와 같이 본 발명의 반도체장치의 2층 게이트구조에 의하면, 소자형성영역 측의 소자분리영역의 상부 또는 그 일부분을 제거하여 형성한 단차부 위에 소자분리영역의 상면과 동일 평면상에 상면을 형성한 제1 게이트 전극이 설치되어 있다. 그러므로, 제1 게이트전극의 상면면적이 넓어지므로, 제1 게이트전극과 제2 게이트전극 사이의 커패시턴스가 커진다. 따라서, 제2 게이트전극으로의 인가전압이 종래보다 낮아도 반도체장치가 동작 가능해진다.
또, 제1 게이트전극의 상면과 소자분리영역의 상면이 동일 평면상에 형성되어 있으므로, 해당 제1 게이트전극의 양단 코너부에 전계가 집중되는 것을 방지할 수 있다. 따라서, 데이터의 유지성능의 향상을 도모할 수 있다.
상기 반도체장치의 2층 게이트구조의 제조방법에서, 소자형성영역 측의 소자분리영역 상부 또는 그 일부분을 제거하여 단차부를 형성한 후, 단차부 위와 제1 게이트 절연막 위에 연속되게 제1 전극 형성막을 설치한다. 그 후, 제1 전극 형성막 위에 전극간 절연막과 제2 전극 형성막을 형성한 후, 패터닝하여 제2 게이트전극, 제2 게이트 절연막, 및 제1 게이트전극을 형성한다. 그러므로, 제1 게이트전극을 소자분리영역 위의 단차부에 형성할 수 있으므로, 제1 게이트 전극의 상면 측 면적을 넓게 형성하는 것이 가능하게 된다.
또한, 단차부 위와 제1 게이트 절연막 위를 덮는 제1 전극 형성막을 성막한 후, 소자분리영역의 상면을 스토퍼로 하여, 해당 제1 전극 형성막의 상면이 해당 소자 분리영역의 상면과 동일 평면상으로 될 때까지, 해당 제1 전극 형성막을 제거하므로, 제1 게이트전극의 상면과 소자분리영역의 상면을 동일 평면상에 형성할 수 있다.
이상, 설명한 바와 같이 본 발명의 일 양태에 의하면, 동일 평면을 이루는 제1 게이트전극과 평탄화 절연막의 각 상면에 제2 게이트 절연막과 제2 게이트전극이 형성되어 있으므로, 제1 게이트전극의 양 단측 상부 코너부에 전계 집중은 일어나지 않는다. 또, 제2 게이트전극 및 그것에 접속되는 배선은 제2 게이트 절연막을 통해 평탄화되어 있는 제1 게이트전극과 평탄화 절연막 위에 형성되므로, 제1 게이트전극의 상부 코너부에 전계 집중은 일어나지 않는다. 그러므로, 제1 게이트전극 중의 축적 전하량이 변하지 않으므로, 전하의 유지성능을 높힐 수 있다.
본 발명의 다른 양태에 의하면, 게이트에 상기 2층 게이트구조를 사용하였으므로, 플로팅 게이트 양단측의 상부 코너부에 전계 집중은 일어나지 않는다. 그러므로, 전하의 유지성능을 높일 수 있으므로, 데이터 유지의 신뢰성을 향상시킬 수 있다.
본 발명의 또 다른 양태에 의하면, 제1 게이트전극으로 되는 전극패턴 표면과 그것을 덮는 제2 절연막 표면이 동일한 표면으로 될 때까지 제2 절연막의 상층을 제거하므로, 평탄화가 이루어진다. 따라서, 다음에 형성하는 제3 절연막 및 제2 전극 형성막을 평탄한 면에 형성할 수 있다.
본 발명의 또 다른 양태에 의하면, 케미칼 메카니칼 폴리싱에 의해 제2 절연막의 상층을 제거하므로, 전극패턴과 제2 절연막의 각 상면을 동일평면으로 형성할 수 있다.
다음에, 본 발명의 실시예에 대해 도면을 참조하여 상세히 설명한다.
본 발명에 따른 2층 게이트구조를 제3도에 도시한 개략적인 구성도를 참조하여 설명한다.
제3도에 나타낸 바와 같이, 반도체기판(111)에 설정된 소자형성영역(112)의 측 주위에는 소자분리영역(113)이 형성되어 있다. 이 소자분리영역(113)은 LOCOS법으로 형성되고, 그 상면은 반도체기판(111)의 표면보다 높은 상태로 형성되어 있다.
상기 소자형성영역(112)의 반도체기판(111) 표면에는 제1 게이트 절연막(114)이 형성되어 있다. 이 제1 게이트 절연막(114) 위에는 상기 소자분리영역(113)의 상면과 거의 동일 평면 위에 형성한 제1 게이트전극(플로팅게이트전극)(115)이 형성되어 있다.
그리고, 상기 제1 게이트전극(115)의 표면에는 제2 게이트 절연막(116)이 형성되고, 또한 이 제2 게이트 절연막(116) 표면에는 해당 제1 게이트전극(115)을 오버랩하도록 제2 게이트전극(콘트롤 게이트전극)(117)이 형성되어 있다.
상기한 바와 같이, 본 발명에 따른 반도체장치(101)의 2층 게이트구조가 구성되어 있다.
그러나, 제3도에 나타낸 바와 같이, 이 실시예의 반도체장치(101)에서는 제2 게이트전극(117)에 고전압을 인가했을 때, 제1 게이트전극(115)으로부터 전자가 빠져나가는 양은 저감된다. 그러므로, 데이터의 유지성능이 높아진다. 그러나, 소자분리영역(113)의 상면과 제1 게이트전극(115)(플로팅 게이트전극)의 상면을 거의 동일 평면 위에 형성함으로써, 제1 게이트전극(115)이 소자분리영역(113) 위에 오버랩하지 않으므로, 제1 게이트전극(115)의 표면적이 작아진다. 그러므로, 반도체기판(111)과 제1 게이트전극(115) 사이에 구성되는 커패시턴스(capacitance) 및 제1 게이트전극(115)과 제2 게이트전극(117)(콘트롤 게이트전극) 사이에 구성되는 커패시턴스가 작아진다. 특히 제1 게이트전극(115)과 제2 게이트전극(117) 사이에서 구성되는 커패시턴스가 작아진다. 이 결과, 제2 게이트전극(117)에 보다 높은 전압을 인가하지 않으면, 파울러-노르드하임(Fowler-Nordheim) 터널효과에 의해 데이터를 기록하거나 소거할 수 없게 된다.
본 발명의 다른 실시예를 제4도에 도시한 개략적인 구성 단면도를 참조하여 설명한다. 그리고, 제4도는 게이트 폭 방향의 단면을 나타낸다.
제4도에 나타낸 바와 같이, 반도체기판(11)에 설정한 소자형성영역(12)의 측 주위에는 소자분리영역(13)이 형성되어 있다. 이 소자분리영역(13)의 상면(13a)은 반도체기판(11) 표면(11a)보다 높게 형성되어 있다. 또, 소자형성영역(12) 측의 소자분리영역(13) 상부 또는 그 일부분에는 단차부(段差部)(14)가 형성되어 있다.
상기 반도체기판(11)의 소자형성영역(12) 표면에는 제1 게이트 절연막(15)이 형성되어 있다. 이 제1 게이트 절연막(15)은, 예를 들면 산화실리콘으로 이루어진다.
상기 단차부(14)와 상기 제1 게이트 절연막(15) 위에는 제1 게이트전극(16)이 연속되게 형성되어 있다. 그리고, 상기 소자분리영역(13)의 상면(13a)과 상기 제1 게이트전극(16)의 상면(16a)은 거의 동일 평면상에 형성되어 있다. 그리고, 상기 제1 게이트전극(16)은, 예를 들면 다결정실리콘으로 이루어진다.
그리고, 상기 제1 게이트전극(16)의 표면에는 제2 게이트 절연막(17)이 형성되어 있다. 이 제2 게이트 절연막(17)은, 예를 들면 산화실리콘(SiO2)막, 질화실리콘(Si3N4)막, 및 다른 산화실리콘(SiO2)막의 3층 구조로 이루어진다. 또한, 상기 제2 게이트 절연막(17) 상면에는 제2 게이트전극(18)이 형성되어 있다. 이 제2 게이트전극(18)은, 예를 들면 다결정실리콘으로 이루어진다.
상기와 같이, 제1 게이트전극(16)과 제2 게이트전극(18)을 가진 반도체장치(10)의 2층 게이트구조가 구성된다.
상기 반도체장치(10)의 2층 게이트구조에서, 소자형성영역(12)측의 소자분리영역(13) 상부 또는 그 일부분에는 단차부(14)가 형성되어 있고, 그 단차부(14)와 제1 게이트 절연막(15) 위에 제1 게이트전극(16)이 설치되어 있다. 그러므로, 제1 게이트전극(16)의 상면 면적이 넓어진다. 그리고, 이와 같은 제1 게이트전극(16)의 표면에 제2 게이트 절연막(17)과 제2 게이트전극(18)이 적층되어 있으므로, 제1 게이트전극(16)과 제2 게이트전극(18) 사이의 커패시턴스가 커진다. 따라서, 제2 게이트전극(18)으로의 인가 전압이 종래보다 낮아도 반도체장치(10)는 동작 가능하다. 예를 들면 불휘발성 기억장치에서, 제2 게이트전극(18)에 높은 전압을 인가하지 않아도, 파울러-노르드하임 터널효과에 의해 데이터를 기록하거나 소거할 수 있다.
또, 제1 게이트전극(16)의 상면(16a)과 소자분리영역(13)의 상면(13a)은 거의 동일 평면상에 형성되어 있으므로, 해당 제1 게이트전극(16)의 양단 코너부에 전계가 집중되지 않는다. 그러므로, 데이터의 유지성능을 높일 수 있다.
다음에, 상기 반도체장치(10)의 2층 게이트구조에 대한 제조방법을 제5(a)도~제5(c)도 및 제6(a)도~제6(d)도를 참조하여 설명한다. 그리고, 제5(a)도~제5(c)도 및 제6(a)도~제6(c)도는 게이트 폭 방향의 단면을 나타내고, 제6(d)도는 게이트 길이 방향의 단면을 나타낸다.
제5(a)도에 나타낸 바와 같이, 제1 공정에서는, 예를 들면 LOCOS법에 의해 반도체기판(11)에 설정한 소자형성영역(12)의 측 주위에 해당 반도체 기판(11)의 표면보다 높게 해당 반도체기판(11) 상층에 소자분리영역(13)을 형성한다.
그 후, LOCOS법에서 사용한 질화실리콘막(도시하지 않음)을 제거한다. 따라서, LOCOS법에서 사용한 산화실리콘막(31)은 남아 있다.
이어서, 제5(b)도에 나타낸 제2 공정을 행한다. 이 공정에서는, 리소그라피 기술과 에칭에 의해 상기 소자분리영역(13)의 소자형성영역(12)측의 2점 쇄선으로 나타낸 상부(또는 그 일부분)를 제거하여 단차부(14)를 형성한다. 상기 에칭에서는, 반도체기판(11)상에 형성되어 있는 LOCOS법에서 사용한 산화실리콘막(31)(1점쇄선으로 나타낸 부분)도 제거된다. 이 때 반도체기판(11)이 노출되므로, 에칭에 의한 반도체기판(11)의 손상을 적게 하는 것이 바람직하다. 그래서, 해당 에칭은 반도체기판(11)의 손상이 적은, 예를 들면 습식 에칭(wet etching)으로 행한다. 당연하지만, 반도체기판(11)의 손상이 적은 드라이 에칭법에 의해 상기 에칭을 행하는 것도 가능하다.
이어서, 제5(c)도에 나타낸 제3 공정을 행한다. 이 공정에서는, 예를 들면 열산화법에 의해 상기 반도체기판(11)의 상기 소자형성영역(12) 위에 제1 게이트 절연막(15)을 형성한다.
또한, 제6(a)도에 나타낸 제4 공정을 행한다. 이 공정에서는, 예를 들면 CVD법에 의해 상기 단차부(14)와 상기 제1 게이트 절연막(15) 위를 덮도록 제1 전극 형성막(21)을 형성한다. 이 제1 전극 형성막(21)은, 예를 들면 다결정 실리콘으로 이루어진다.
그 후, 예를 들면 연마법에 의해 소자분리영역(13)의 상면(13a)이 노출될 때까지 제1 전극 형성막(21)의 2점 쇄선으로 나타낸 부분을 연마하여 제거한다. 그리고, 상기 소자분리영역(13)의 상면(13a)과 제1 전극 형성막(21)의 상면(21a)이 거의 동일 평면상으로 되도록 하여, 상기 단차부(14)와 상기 제1 게이트 절연막(15) 위에 연속되게 제1 전극 형성막(1)을 남긴다. 이 연마에서는, 상기 소자분리영역(13)을 연마 스토퍼로 사용하고 있다. 그리고, 상기 연마는, 예를 들면 케미칼 메카니칼 폴리싱 처리(chemical polishing process)로 실행한다. 또는, 다른 정밀 연마법을 사용하여 실행하여도 지장은 없다.
또, 다른 평탄화 방법으로서는, 예를 들면 상기 제1 전극 형성막(21)과 에칭 선택비가 거의 동일한 평탄화막(도시하지 않음)을 해당 제1 전극 형성막(21)위에 형성한 후, 통상의 에치백(etch-back)처리를 행한다. 그리고, 소자분리영역(13)의 상면(13a)이 노출될 때까지 평탄화막을 제거하는 동시에 제1 전극 형성막(21)의 상층을 제거한다. 이와 같이 하여, 상기 제6(a)도에 나타낸 공정에서 설명한 바와 같이, 소자분리영역(13)의 상면(13a)과 거의 동일 평면상에 제1 전극 형성막(21)의 상면(21a)이 형성되게 해당 제1 전극 형성막(21)을 남긴다.
이어서, 제6(b)도에 나타낸 제5 공정을 행한다. 이 공정에서는, 예를 들면 CVD법에 의해 상기 제1 전극 형성막(21)측의 전체 면에 전극간 절연막(22)을 형성한다. 이 전극간 절연막(22)은, 예를 들면 산화실리콘(SiO2)막, 질화실리콘(Si3N4)막, 및 다른 산화실리콘(SiO2)막의 3층 구조로 형성된다. 그 후, 예를 들면 CVD법으로 상기 전극간 절연막(22) 위에 제2 전극 형성막(23)을 성막한다. 이 제2 전극 형성막(23)은, 예를 들면 다결정실리콘으로 이루어진다.
그 후, 제6(c)도 및 제6(d)도에 나타낸 제6 공정을 행한다. 이 공정에서는, 리소그라피 기술과 에칭에 의해 상기 제2 전극 형성막(23)을 패터닝하여 제2 게이트전극(18)을 형성한다. 이어서, 상기 전극간 절연막(22)을 패터닝하여 제2 게이트 절연막(17)을 형성한다. 또한, 상기 제1 전극 형성막(21)을 패터닝하여 제1 게이트 전극(16)을 형성한다. 상기 각 패터닝은, 예를 들면 동일한 에칭 마스크(도시하지 않음)를 사용하여 행한다.
이와 같이 하여, 반도체장치(10)의 2층 게이트구조를 형성한다.
도시하지 않지만, 상기 제6 공정을 행한 후, 예를 들면 이온 주입법으로 상기 제1 게이트전극(16) 양측의 반도체기판(11)에 도전성 불순물을 도입하여, 소스ㆍ드레인을 형성한다. 이어서, 예를 들면 CVD법으로 전체면에 층간 절연막을 형성한 후, 리소그라피 기술과 에칭에 의해 해당 층간 절연막에 콘택 홀(contact hole)을 형성한다. 이어서, 배선형성기술에 의해 콘택 홀을 통하여 층간 절연막 위에 배선을 형성한다.
상기 반도체장치(10)의 2층 게이트구조에 대한 제조방법에서, 소자 형성영역(12)측의 소자분리영역(13) 상부 또는 그 일부분을 제거하여 단차부(14)를 형성한 후, 제1 게이트 절연막(15)을 형성하고, 또한 단차부(14)와 제1 게이트 절연막(15) 위에 연속되게 제1 전극 형성막(21)을 설치한다. 그 후, 제1 전극 형성막(21)위에 전극간 절연막(22)과 제2 전극 형성막(23)을 형성한 후, 패터닝하여 제2 게이트전극(18), 제2 게이트 절연막(17), 및 제1 게이트전극(16)을 형성한다. 따라서, 제1 게이트전극(16)은 소자분리영역(13) 위의 단차부(14)에 형성되므로, 제1 게이트전극(16)의 상면측 면적은 소자분리영역(13) 위의 단차부(14)에 형성된 정도만큼 넓어진다.
또한, 단차부(14)와 제1 게이트 절연막(15) 위를 덮도록 제1 전극 형성막(21)을 성막한 후, 소자분리영역(13)의 상면(13a)을 스토퍼로 하여, 해당 제1 전극 형성막(21)의 상면(21a)이 해당 소자분리영역(13)의 상면(13a)과 거의 동일 평면상으로 될 때까지 해당 제1 전극 형성막(21)을 제거하므로, 제1 게이트 전극(16)의 상면(16a)과 소자분리영역(13)의 상면(13a)이 거의 평면 상에 형성된다.
이상, 설명한 바와 같이 본 발명에 따른 반도체장치의 2층 게이트구조에 의하면, 소자형성영역 측의 소자분리영역 상부 또는 그 일부분을 제거하여 형성한 단차부 위에 소자분리영역의 상면과 거의 동일 평면상에 상면을 형성한 제1 게이트 전극이 설치되어 있다. 그러므로, 제1 게이트전극의 상면 면적이 넓어지므로, 제1 게이트전극과 제2 게이트전극 사이의 커패시턴스가 커지게 된다. 따라서, 제2 게이트전극으로의 인가전압이 종래보다 낮아도 반도체장치는 동작 가능하다.
또, 제1 게이트전극의 상면과 소자분리영역의 상면은 거의 동일 평면 상에 형성되어 있으므로, 해당 제1 게이트전극 양단 코너부에 전계가 집중되는 것을 방지할 수 있다. 따라서, 데이터의 유지성능의 향상을 도모할 수 있다.
상기 반도체장치의 2층 게이트구조에 대한 제조방법에서, 소자형성영역 측의 소자분리영역 상부 또는 그 일부분을 제거하여 단차부를 형성한 후, 단차부 위와 제1 게이트 절연막 위에 연속되게 제1 전극 형성막을 설치한다. 그 후, 제1 전극 형성막 위에 전극간 절연막과 제2 전극 형성막을 형성한 후, 패터닝하여 제2 게이트전극, 제2 게이트 절연막, 및 제1 게이트전극을 형성한다. 그러므로, 제1 게이트전극을 소자분리영역 위 단차부에 형성할 수 있으므로, 제1 게이트 전극의 상면 측 면적을 넓게 형성할 수 있다.
또한, 단차부 위와 제1 게이트 절연막 위를 덮는 제1 전극 형성막을 성막한 후, 소자분리영역의 상면을 스토퍼로 하여, 해당 제1 전극 형성막의 상면이 해당 소자분리영역의 상면과 거의 동일 평면상으로 될 때까지 해당 제1 전극 형성막을 제거하므로, 제1 게이트전극의 상면과 소자분리영역의 상면을 거의 동일 평면 상에 형성할 수 있다.
본 발명의 다른 실시예를 제7도의 개략적인 구성 단면도를 참조하여 설명한다. 그리고, 제7도는 게이트 폭 방향의 단면을 나타낸다.
제7도에 나타낸 바와 같이, 반도체기판(11)에는 소자형성영역(12)이 설정되어 있다. 상기 반도체기판(11) 상층에 그리고 소자형성영역(12)의 외측 주위에 소자분리영역(13)이 형성되어 있다. 이 소자분리영역(13)의 표면은 반도체기판(11)의 표면과 거의 동일한 높이로 형성된다.
그리고, 제7도는 반도체기판(11)의 표면을 열 산화 처리한 후의 상태를 나타내므로, 상기 각 표면은 동일한 높이로 도시되지 않다.
상기 소자형성영역(12) 표면의 일부분에는, 이 소자형성영역(12)를 가로지르도록 제1 게이트 절연막(15)이 형성되어 있다. 이 제1 게이트 절연막(15)은, 예를 들면 산화실리콘으로 이루어진다.
상기 제1 게이트 절연막(15) 위에 제1 게이트전극(16)이 형성되어 있다. 이 제1 게이트전극(16)은, 예를 들면 다결정실리콘으로 이루어진다.
상기 제1 게이트전극(16)의 최소한 게이트 폭 방향측에는 평탄화 절연막(116)이 형성되어 있다. 이 평탄화 절연막(116) 상면(116a)과 상기 제1 게이트전극(16) 상면(16a)은 거의 동일한 높이로 형성되어 있다. 또, 제1 게이트전극(16) 위에는, 제2 게이트 절연막(17)과 제2 게이트전극(18)이 적층되어 설치되어 있다.
상기 제2 게이트 절연막(17)은, 예를 들면 산화실리콘(SiO2)막, 질화실리콘(Si3N4)막, 또 다른 산화실리콘(SiO2)막의 3층 구조(도시하지 않음)로 이루어진다. 또한, 상기 제2 게이트전극(18)은, 예를 들면 다결정실리콘으로 이루어진다.
상기 제2 게이트전극(18)에는 다른 반도체장치의 제2 게이트전극(도시하지 않음)에 접속하는 배선(31)이 접속된다. 이 배선(31)은 제2 게이트전극(18)과 동일한 재료를 이용하여 일체로 형성된 것이거나, 또는 다른 재료로 형성된 것일 수 있다.
상기와 같이, 제1 게이트전극(16)과 제2 게이트전극(18)을 구비한 반도체장치(1)의 2층 게이트구조가 구성되어 있다.
상기 반도체장치(1)의 2층 게이트구조에서, 제1 게이트전극(16)의 상면(16a)과 평탄화 절연막(116)의 상면(116a)은 대략 동일 평면에 형성된다. 그리고, 제1 게이트전극(16)의 상면(16a)에 제2 게이트 절연막(17)과 제2 게이트전극(18)이 형성되어 있으므로, 제1 게이트전극(16)과 제2 게이트 절연막(17)과 제2 게이트전극(18)에서, 제1 게이트전극(16)의 상면(16a)측만으로 커패시턴스가 형성된다. 그러므로, 제1 게이트전극(16)의 양단측 상부 코너부(16b, 16c)에 전계 집중은 일어나지 않는다.
또, 제2 게이트전극(18)에 접속되는 배선(31)을 형성할 때, 배선(31)은 평탄화 절연막(116) 위에 형성된다. 그러므로, 배선(31)과 제1 게이트전극(16)에 커패시턴스는 형성되지 않으므로, 제1 게이트전극(16)의 양단측 상부 코너부(16b,16c)에 전계 집중은 일어나지 않는다.
따라서, 상기한 구성의 반도체장치(1)를 불휘발성 기억장치의 메모리셀에 사용하면, 그 불휘발성 기억장치의 데이터 유지성능을 높일 수 있다.
또, 제8도에 도시한 게이트 길이 방향의 단면도에서와 같이, 상기 제1 게이트전극(16) 양측에서, 소자형성영역(12)의 반도체기판(11) 상층에, 소스ㆍ드레인 영역(19, 20)이 형성되어 있다.
이와 같이 소스ㆍ드레인 영역(19, 20)이 형성되어 있는 구조의 상기 반도체장치(1)는 불휘발성 기억소자(2)(예를 들면 EPROM, EEPROM 등)로서의 기능을 가진다.
즉, 반도체장치(1)의 제1 게이트전극(16)은 불휘발성 기억소자(2)의 플로팅 게이트전극(21)으로 되고, 제2 게이트전극(18)은 콘트롤 게이트전극(22)으로 된다.
또, 반도체기판(11)의 면 내에 상기 구조를 갖는 불휘발성 기억소자(2)를 종횡으로 복수개 배치하면, 불휘발성 기억장치의 메모리 매트릭스가 구성된다.
다음에, 상기 반도체장치의 2층 게이트구조에 대한 제조방법을 제9(a)도~제9(e)도 및 제10(a)도~제10(d)도를 참조하여 설명한다. 그리고, 제9(a)도~제9(e)도 및 제10(a)도~제10(c)도는 게이트 폭 방향의 반도체장치에 대한 단면을 나타내고, 제10(d)도는 게이트 길이방향의 반도체장치에 대한 단면을 나타낸다. 또, 상기 제7도에서 설명한 구성 요소와 동일한 구성 요소에는 동일한 부호를 붙인다.
제9(a)도에 나타낸 바와 같이, 반도체기판(11)에는 소자형성영역(12)이 설정되어 있다. 상기 반도체기판(11)은, 예를 들면 실리콘기판으로 이루어진다.
먼저, 제1공정에서, 반도체기판(11)의 상층에 또한 상기 소자형성영역(12) 외측 주위에 소자분리영역(13)을 형성한다. 이 소자분리영역(13)은, 예를 들면 반도체기판(11)의 표면에 패드 산화막(41)을 형성한 후, 질화실리콘막을 산화방지막(도시하지 않음)에 사용한 LOCOS법 또는 그것을 개량한 방법(예를 들면 개량 LOCOS법)에 의해 형성된다. 그러므로, 소자분리영역(13)의 상면은 반도체 기판(11)의 표면보다 높게 형성된다.
그 후, 예를 들면 습식 에칭 또는 드라이 에칭에 의해 LOCOS법에서 사용한 질화실리콘막(도시하지 않음)을 제거한다. 그리고, LOCOS법에서 사용한 패드 산화막(41)은 남아 있어도 지장이 없다.
다음에, 제9(b)도에 나타낸 바와 같이, 정밀 연마법에 의해 소자분리영역(13)의 2점 쇄선으로 나타낸 부분과 상기 패드 산화막(41)(1점 쇄선으로 나타낸 부분)을 제거한다. 이 연마는 소자분리영역(13)의 표면(13a)과 반도체기판(11)의 표면(11a)이 거의 동일 평면으로 될 때까지 실행된다.
이 때, 반도체기판(11)이 노출되므로, 상기 연마는 반도체기판(11)의 손상을 적게 하는 케미칼 메카니칼 폴리싱 처리를 채용하는 것이 바람직하다.
그리고, 상기 연마는 케미칼 메카니칼 폴리싱 처리에 한정되는 것은 아니고, 예를 들면 다른 정밀 연마법(케미칼 폴리싱, 메카니칼 폴리싱 등)을 이용하여도 된다.
이어서, 제9(c)도에 나타낸 제2 공정을 행한다. 이 공정에서는, 예를 들면 열 산화법을 이용하여 반도체기판(11)의 소자형성영역(12) 표면층에 제1 절연막(51)을 형성한다.
이어서, 제9(d)도에 나타낸 제3 공정을 행한다. 이 공정에서는, CVD 법에 의해 제1 절연막(51)을 덮도록 제1 전극 형성막(52)을 성막한다. 이 제1 전극 형성막(52)은, 예를 들면 다결정실리콘으로 이루어진다.
그 후, 리소그라피 기술과 에칭에 의해 상기 제1 전극 형성막(52)의 2점 쇄선으로 나타낸 부분을 제거한다. 그리고, 상기 소자형성영역(12)을 덮도록 상기 제1 전극 형성막(52)으로 전극패턴(53)을 형성한다.
그 후, 제9(e)도에 나타낸 제4 공정을 행한다. 이 공정에서는, 예를 들면 CVD법에 의해 전극패턴(53)을 덮도록 반도체기판(11) 위에 적어도 상기 전극패턴(53)보다 두꺼운 제2 절연막(54)을 형성한다.
그 후, 제10(a)도에 나타낸 바와 같이, 예를 들면 연마법에 의해 전극 패턴(53)의 상면(53a)이 노출될 때까지 상기 제2 절연막(54)의 2점 쇄선으로 나타낸 부분을 제거한다. 그것에 의해, 전극패턴(53)의 상면(53a)과 제2 절연막(54)의 표면(54a)은 거의 동일 평면으로 된다. 그리고, 상기 제2 절연막(54)이 평탄화 절연막(116)으로 된다.
그리고, 상기 연마는, 예를 들면 케미칼 메카니칼 폴리싱 처리를 이용하여 실행한다. 또는, 다른 정밀 연마법(케미칼 폴리싱, 메카니칼 폴리싱 등)을 이용하여 실행하여도 된다.
또, 다른 평탄화 방법으로서, 예를 들면 상기 제2 절연막(54)와 에칭 속도가 거의 동일한 평탄화막(도시하지 않음)을 제2 절연막(54) 위에 형성한 후, 통상적인 에치백 처리를 행한다. 그리고, 전극패턴(53)의 상면(53a)이 노출될 때까지 평탄화막을 제거하는 동시에 제2 절연막(54)의 상층을 제거한다. 이와 같이 하여, 상기 제10(a)도에서 설명한 바와 같이, 전극 패턴(53)의 상면(53a)과 거의 동일 평면 위에 제2 절연막(54)의 상면(54a)이 형성되도록 제2 절연막(54)을 남긴다.
그리고, 제10(b)도에 나타낸 제5 공정을 행한다. 이 공정에서는, 예를 들면 CVD법에 의해 상기 전극패턴(53)측의 전체 면에 제3 절연막(55)을 형성한다. 이 제3 절연막(55)은, 예를 들면 산화실리콘(SiO2)막, 질화실리콘(Si3N4)막, 및 다른 산화실리콘(SiO2)의 3층 구조 막(도시하지 않음)으로 형성한다. 그 후, 예를 들면 CVD법에 의해 제3 절연막(55) 위에 제2 전극 형성막(56)을 형성한다. 제2 전극 형성막(56)은, 예를 들면 다결정실리콘으로 이루어진다.
또한, 제10(c)도 및 제10(d)도에 나타낸 제6 공정을 행한다. 이 공정에서는, 리소그라피 기술과 에칭에 의해 상기 제2 전극 형성막(56)을 패터닝하여 제2 게이트 전극(18)을 형성한다. 상기 패터닝과 동시에 제2 전극형성막(56)으로 배선(31)을 형성한다. 이어서, 상기 제3 절연막(55)을 패터닝하여 제2 게이트 절연막(17)을 형성한다. 또한, 상기 전극패턴(53)을 패터닝하여 제1 게이트전극(16)을 형성한다. 그리고, 상기 제1 게이트전극(16) 아래의 상기 제1 절연막(51)은 제1 게이트 절연막(15)으로 된다. 상기 각 패터닝에서, 예를 들면 리소그라피 기술로 형성한 레지스트 마스크(도시하지 않음)를 에칭 마스크로 이용하여 실행한다.
이와 같이 하여, 2층 게이트구조를 형성한다.
상기 제6 공정을 행한 후, 제11도에 나타낸 바와 같이, 예를 들면 이온 주입법에 의해 상기 제1 게이트전극(16) 양측의 반도체기판(11)에 도전성 불순물을 도입하여, 소스ㆍ드레인(19,20)을 형성한다.
이어서, 예를 들면 CVD법에 의해 전체 면에 층간 절연막(61)을 형성한다.
그 후, 리소그라피 기술과 에칭에 의해, 상기 소스ㆍ드레인(19, 20) 위의 층간 절연막(61)과 제1 절연막(51)에 콘택 홀(62, 63)을 형성한다. 이어서, 예를 들면 CVD법에 의한 성막과 에치백 처리로 이루어지는 블랭킷 텅스텐을 사용한 플러그 형성법에 의해 콘택 홀(62, 63) 내부에 텅스텐 플러그(63, 65)를 형성한다. 그 후, 배선층(도시하지 않음)을 성막한 후, 그 배선층을 패터닝함으로써, 텅스텐 플러그(64, 65)를 통해 소스ㆍ드레인(19, 20)에 접속되는 배선(66, 67)을 형성한다. 상기 콘택 홀(62, 63) 내부를 매입하는 재료는 텅스텐에 한정되지 않고, 도전성 재료라면 다른 재료를 사용하는 해도 좋다.
상기 반도체장치(1)의 2층 게이트구조에 대한 제조방법에서는, 제1 게이트전극(16)을 형성하는 전극패턴(53) 상면(53a)과 그것을 덮도록 형성된 제2 절연막(54) 상면(54a)이 거의 동일 평면으로 될 때까지 제2 절연막(54)의 상층을 제거한다. 즉, 평탄화가 이루어진다. 따라서, 다음에 형성하는 제3 절연막(55) 및 제2 전극 형성막(56)은 평탄면에 형성되므로, 제3 절연막(55) 및 제2 전극 형성막(56)은 상기 전극패턴(53)의 상단 코너부를 덮도록 형성하지 않는다.
또, 상기 제4 공정의 평탄화를 케미칼 메카니칼 폴리싱에 의해 실행함으로써, 전극패턴(53)의 상면(53a)과 제2 절연막(54)의 표면(54a)이 거의 동일 평면에 형성된다. 그것과 동시에, 반도체기판(11)의 면 내가 평탄화되므로, 그 후의 성막의 커버리지성이 좋아진다.
그리고, 소자분리영역(13)의 표면(13a)과 반도체기판(11)의 표면(11a)을 거의 동일한 높이로 형성함으로써, 소자형성영역(12) 위에 형성되는 전극패턴(53)의 상면(53a)은 평탄한 면으로 형성된다. 그러므로, 상기 전극패턴(53)을 덮도록 제2 절연막(54)을 형성한 후 연마에 의해 제2 절연막(54)의 상층을 제거할 경우, 전극패턴(53) 위에 제2 절연막(54)이 남지 않는다. 따라서, 전극패턴(53) 위에 형성되는 제3 절연막(55)은 원하는 막 두께로 가지므로, 그 제3 절연막(55)을 제2 게이트 절연막(17)으로 사용할 경우, 소정의 커패시턴스를 얻을 수 있다.
상기 소자분리영역(13)은 LOCOS법 또는 그 개량법을 이용하여 형성하지만, 예를 들면 트랜치 구조로 형성하는 것도 가능하다. 그 방법에 대해서는 제12(a)도 및 제12(b)도의 형성 공정도에 참조하여 설명한다. 그리고, 제9(a)~제9(e)도 및 제10(a)도~제10(d)도에서 설명한 구성 요소와 동일한 구성 요소에는 동일 부호를 붙인다.
제12(a)도에 나타낸 바와 같이, 반도체기판(11)에 소자형성영역(12)이 설정되어 있다. 상기 반도체기판(11)은, 예를 들면 실리콘기판으로 이루어진다.
먼저, 리소그라피 기술과 에칭에 의해 반도체기판(11)의 상층에 또한 상기 소자형성영역(12)의 외측 주위에 홈(트랜치)(71)을 형성한다.
이어서, 열 산화법에 의해 상기 홈(71) 내벽을 포함하는 상기 반도체 기판(11)의 표면을 산화하여 산화막(72)을 형성한다. 그 후, CVD법에 의해 상기 홈(71)의 내부를 매입하도록 절연막(73)을 성막한다. 이 절연막(73)은, 예를 들면 산화실리콘으로 이루어진다.
다음에, 제12(b)도에 나타낸 바와 같이, 정밀 연마법에 의해 상기 절연막(73)의 2점 쇄선으로 나타낸 부분과 상기 산화막(72)(1점 쇄선으로 나타낸 부분)을 제거한다. 그리고, 홈(71) 내부에 절연막(73)과 산화막(72)으로 이루어지는 소자분리영역(13)을 형성한다. 상기 연마는 소자형성영역(12)의 반도체기판(11)이 노출되어, 소자분리영역(13)의 표면(13a)과 반도체기판(11)의 표면(11a)이 거의 동일 평면으로 되도록 실행한다.
이 때, 노출되는 반도체기판(11)이 손상되지 않도록 연마를 실행한다. 예를 들면, 상기 연마에는 케미칼 메카니칼 폴리싱 처리를 채용하는 것이 바람직하다.
그리고, 상기 연마는 케미칼 메카니칼 폴리싱 처리에 한정되지 않고, 예를 들면 다른 정밀 연마법(케미칼 폴리싱, 메카니칼 폴리싱 등)에 의해서도 실행될 수 있다.
상기와 같이 소자분리영역(13)을 트랜치 구조로 함으로써, 소자분리영역(13)의 반도체기판(11)에 점유하는 면적을 작게 할 수 있다.
상기 제12(a)도 및 제12(b)도에서 설명한 소자분리영역의 형성방법에서, 반도체기판(11)에 홈(71)을 형성한 후, 열 산화에 의해 산화막(72)을 형성하였으므로, 소자분리영역(13)의 절연성이 높아진다. 또, 홈(71) 내부에 형성되는 소자분리영역(13)의 표면(13a)과 반도체기판(11)의 표면(11a)이 거의 동일 평면이 되도록 형성된다. 따라서, 트랜치 구조의 소자분리영역을 형성하는 것에도, 상기 반도체장치(1)의 2층 게이트구조는 적용된다.
이상, 설명한 바와 같이 본 발명의 하나의 양태에 의하면, 거의 동일평면을 이루는 제1 게이트전극과 평탄화 절연막의 각 상면에 제2 게이트 절연막과 제2 게이트전극이 형성되어 있으므로, 제1 게이트전극의 양단측 상부 코너부에 전계 집중은 일어나지 않는다. 또, 제2 게이트전극 및 그것에 접속되는 배선은 제2 게이트 절연막을 통해 거의 평탄화되어 있는 제1 게이트전극 위 및 평탄화 절연막 위에 형성되므로, 제1 게이트전극의 상부 코너부에 전계 집중은 일어나지 않는다. 그러므로, 제1 게이트전극 중의 축적부하량이 변하지 않으므로, 전하의 유지성능을 높힐 수 있다.
본 발명의 다른 양태에 의하면, 게이트에 상기 2층 게이트구조를 사용하였으므로, 플로팅 게이트에 양단 측 상부 코너부에 전계 집중은 일어나지 않는다. 그러므로, 전하의 유지성능을 높일 수 있으므로, 데이터 유지의 신뢰성을 향상시킬 수 있다.
본 발명의 또 다른 양태에 의하면, 제1 게이트전극으로 되는 전극 패턴 표면과 그것을 덮는 제2 절연막 표면이 거의 동일한 표면으로 될 때까지 제2 절연막의 상층을 제거하므로, 평탄화가 이루어진다. 따라서, 다음에 형성하는 제3 절연막 및 제2 전극 형성막은 평탄면에 형성할 수 있다.
본 발명의 또 다른 양태에 의하면, 케미칼 메카니칼 폴리싱 처리에 의해 제2 절연막 상층을 제거하므로, 전극패턴과 제2 절연막의 각 상면을 거의 동일 평면으로 형성할 수 있다.
본 발명의 여러가지 실시예는 본 발명의 기술적 사상 및 범위를 벗어나지 않고 변형할 수 있다. 또한, 본 발명의 실시예는 단지 예시를 위한 것이며, 다음의 특허청구의 범위 및 그에 균등한 것으로 정의된 본 발명을 한정하는 것이 아니다.

Claims (10)

  1. 반도체기판과, 상기 반도체기판에 소자형성영역을 설정하도록 형성한 소자분리영역과, 상기 소자형성영역의 표면의 일부분에 형성한 제1 게이트 절연막과, 상기 제1 게이트 절연막 위에 형성한 제1 게이트전극과, 상기 제1 게이트전극의 상면과 동일한 높이의 상면을 가지는 것으로서 상기 제1 게이트전극을 에워싸는 절연막과, 상기 제1 게이트전극 위에 형성한 제2 게이트 절연막과, 상기 제2 게이트 절연막 위에 형성한 제2 게이트전극으로 이루어지는 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 절연막은 수직방향의 에지를 가지는 것을 특징으로 하는 반도체장치.
  3. 제1항에 있어서, 상기 소자분리는 상기 반도체기판의 표면 위에 형성한 산화막으로 이루어지는 것을 특징으로 하는 반도체장치.
  4. 제1항에 있어서, 상기 제1 게이트전극은 플로팅 전극이고, 상기 제2 게이트 전극은 콘트롤 전극인 것을 특징으로 하는 반도체장치.
  5. 제1항에 있어서, 상기 소자분리영역은 상기 반도체기판과 동일한 높이의 상면을 가지고, 상기 절연막은 최소한 상기 제1 게이트전극의 게이트 폭 방향으로 형성한 평탄화 절연막으로 이루어지는 것을 특징으로 하는 반도체장치.
  6. 제5항에 있어서, 상기 소자분리영역은 상기 반도체기판에 형성한 트렌치로 이루어지는 것을 특징으로 하는 반도체장치.
  7. 제1항에 있어서, 상기 제1 게이트전극은 상기 소자분리영역의 일부분에 형성한 단차부(段差部)내에 형성되는 것을 특징으로 하는 반도체장치.
  8. 반도체기판에 설정한 소자형성영역의 주위에 소자분리영역을 형성한 후, 이 반도체기판의 표면과 이 소자분리영역의 표면을 동일 평면으로 형성하는 제1 공정과, 최소한 상기 소자형성영역 위에 제1 절연막을 형성하는 제2 공정과, 상기 제1 절연막 위에 제1 전극 형성막을 성막한 후, 상기 소자형성영역 위에 이 제1 전극 형성막으로 전극패턴을 형성하는 제3 공정과, 상기 전극패턴을 덮도록 상기 반도체기판 위에 제2 절연막을 형성한 후, 이 전극패턴의 표면과 이 제2 절연막의 표면이 동일 평면으로 될 때까지 이 제2 절연막의 상층을 제거하여, 이 제2 절연막으로 평탄화 절연막을 형성하는 제4 공정과, 최소한 상기 전극패턴의 상면에 제3 절연막을 형성한 후, 다시 이 제3 절연막 위에 제2 전극 형성막을 형성하는 제5 공정과, 상기 제2 전극 형성막을 패터닝하여 제2 게이트전극을 형성하고, 이어서 상기 제3 절연막을 패터닝하여 제2 게이트 절연막을 형성하고, 다시 상기 전극패턴을 패터닝하여 제1 게이트전극을 형성하는 제6 공정으로 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제8항에 있어서, 상기 제1, 제2 및 제3 공정을 행한 후, 상기 제4 공정에서는, 상기 전극패턴을 덮도록 상기 반도체기판 위에 제2 절연막을 형성한 후, 케미칼 메카니칼 폴리싱에 의해 이 전극패턴의 표면과 이 제2 절연막의 표면이 동일 평면으로 될 때까지 이 제2 절연막의 상층을 제거하여, 이 제2 절연막으로 평탄화 절연막을 형성하고, 그 후 상기 제5 공정 및 제6 공정을 행하는 것을 특징으로 하는 반도체장치의 제조방법.
  10. 반도체기판에 설정한 소자형성영역의 측 주위 및 그 위에 소자분리영역을 형성하는 제1 공정과, 상기 소자분리영역의 상부 또는 그 일부분을 제거하여 단차부를 형성하는 제2 공정과, 상기 반도체기판의 상기 소자형성영역 위에 제1 게이트 절연막을 형성하는 제3 공정과, 상기 단차부 위와 상기 제1 게이트 절연막 위를 덮도록 제1 전극 형성막을 성막한 후, 상기 소자분리영역의 상면을 스토퍼로 하여, 상기 제1 전극 형성막의 상면이 상기 소자분리영역의 상면과 동일 평면으로 될 때까지, 상기 제1 전극 형성막을 제거하는 제4 공정과, 상기 제1 전극 형성막의 상면에 전극간 절연막을 형성한 후, 상기 전극간 절연막 위에 제2 전극 형성막을 형성하는 제5 공정과, 상기 제2 전극 형성막을 패터닝하여 제2 게이트전극을 형성하고, 이어서 상기 전극간 절연막을 패터닝하여 제2 게이트 절연막을 형성하고, 또한 상기 제1 전극 형성막을 패터닝하여 제1 게이트전극을 형성하는 제6 공정으로 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
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