JPH07147338A - 半導体装置の２層ゲート構造およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 本発明は、ゲートが２層構造になっている半
導体装置の第１，第２ゲート電極間の容量を確保して書
き込み電圧の高電圧化を抑制し、かつ第１ゲート電極へ
の電界集中を無くしてデータの保持能力の向上を図る。 【構成】 半導体基板11の素子形成領域12の側周には素
子分離領域13が形成されていて、素子分離領域13の素子
形成領域12側上部またはその一部分には段差部14が形成
されている。また半導体基板11の素子形成領域12の表層
には第１ゲート絶縁膜15が形成されていて、段差部14上
と第１ゲート絶縁膜15上とには、連続した状態で第１ゲ
ート電極16が設けられている。そして素子分離領域13の
上面13a と第１ゲート電極16の上面16a とはほぼ同一平
面上に形成されている。さらに第１ゲート電極16の表面
には第２ゲート絶縁膜17と第２ゲート電極18とが積層さ
れている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ゲートが２層構造にな
っている半導体装置として、特には不揮発性記憶装置の
ような半導体装置の２層ゲート構造およびその製造方法
に関するものである。

【０００２】

【従来の技術】従来の２層ゲート構造を、不揮発性記憶
装置を一例にして説明する。まず第１従来例の２層ゲー
ト構造を図４の概略構成図により説明する。

【０００３】図に示すように、半導体基板４１に設定し
た素子形成領域４２の側周には素子分離領域４３が形成
されている。この素子分離領域４３はＬＯＣＯＳ法によ
って形成され、その上面は半導体基板４１の表面よりも
高い状態になっている。

【０００４】また上記半導体基板４１の素子形成領域４
２の表面には第１ゲート絶縁膜４４が形成されている。
この第１ゲート絶縁膜４４の上面側には、上記素子分離
領域４３の上部の一部分に掛かる状態に第１ゲート電極
（フローティングゲート電極）４５が形成されている。
さらに上記第１ゲート電極４５の表面には第２ゲート絶
縁膜４６が形成され、この第２ゲート絶縁膜４６の表面
には上記第１ゲート電極４５に対してオーバラップする
状態に第２ゲート電極（コントロールゲート電極）４７
が形成されている。

【０００５】上記の如くに第１従来例おける半導体装置
４０の２層ゲート構造は構成されている。

【０００６】次に第２従来例の２層ゲート構造を図５の
概略構成図により説明する。

【０００７】図に示すように、半導体基板５１に設定し
た素子形成領域５２の側周には素子分離領域５３が形成
されている。この素子分離領域５３はＬＯＣＯＳ法で形
成され、その上面は半導体基板５１の表面よりも高い状
態に形成されている。

【０００８】上記素子形成領域５２の半導体基板５１の
表面には第１ゲート絶縁膜５４が形成されている。この
第１ゲート絶縁膜５４上には、上記素子分離領域５３の
上面とほぼ同一平面上に形成した第１ゲート電極（フロ
ーティングゲート電極）５５が形成されている。そして
上記第１ゲート電極５５の表面には第２ゲート絶縁膜５
６が形成され、さらにこの第２ゲート絶縁膜５６の表面
には当該第１ゲート電極５５に対してオーバラップする
状態に第２ゲート電極（コントロールゲート電極）５７
が形成されている。

【０００９】上記の如くに第２従来例おける半導体装置
５０の２層ゲート構造は構成されている。

【００１０】

【発明が解決しようとする課題】しかしながら、図６に
示すように、上記第１従来例の半導体装置４０の２層ゲ
ート構造を例えば不揮発性記憶装置に適用した場合に
は、第１ゲート電極４５の両端上部４５ａ，４５ｂが角
張って形成されているため、第２ゲート電極（コントロ
ールゲート電極）４７に高電圧（例えば１５Ｖ〜２５Ｖ
程度）を印加した際に、上記両端上部４５ａ，４５ｂに
電界が集中する。この結果、第１ゲート電極４５中に蓄
積されている電子が引き抜かれる。このような現象が起
きた場合には、第１ゲート電極４５に蓄積されている電
荷量が変化するので、記憶していた情報が変化すること
になる。したがって、上記構造では、データの保持性能
が低い。

【００１１】また図７に示すように、上記第２従来例の
半導体装置５０では、第２ゲート電極５７に高電圧を印
加した際に、第１ゲート電極５５から電子が引き抜かれ
る量は低減される。このため、データの保持性能は高め
られる。しかしながら、素子分離領域５３の上面と第１
ゲート電極５５（フローティングゲート電極）の上面と
をほぼ同一平面上に形成したことによって、第１ゲート
電極５５が素子分離領域５３上にオーバラップしなくな
るので、第１ゲート電極５５の表面積が小さくなる。こ
のため、半導体基板５１と第１ゲート電極５５との間で
構成される容量および第１ゲート電極５５と第２ゲート
電極５７（コントロールゲート電極）との間で構成され
る容量が小さくなる。特に第１ゲート電極５５と第２ゲ
ート電極５７との間で構成される容量が小さくなる。こ
の結果、第２ゲート電極５７に対してより高い電圧を印
加しなければ、ファウラー−ノルドハイム（Fowler-Nor
dheim ）トンネル効果によって、データの書き込みまた
は消去ができなくなる。

【００１２】本発明は、第１，第２ゲート電極間の容量
を確保するとともに第１ゲート電極の両端角部に電界の
集中を起こさせない半導体装置の２層ゲート構造および
その製造方法を提供することを目的とする。

【００１３】

【課題を解決するための手段】本発明は、上記目的を達
成するためになされた半導体装置の２層ゲート構造およ
びその製造方法である。

【００１４】半導体装置の２層ゲート構造としては、半
導体基板に設定した素子形成領域の側周における当該半
導体基板の上層には、この半導体基板の表面よりも高い
状態に表面を設けた素子分離領域が形成されている。上
記半導体基板の素子形成領域の表面には第１ゲート絶縁
膜が形成されている。また素子形成領域側の素子分離領
域の上部またはその一部分には段差部が形成されてい
て、その段差部上と第１ゲート絶縁膜上とには連続した
状態で第１ゲート電極が設けられている。この第１ゲー
ト電極の上面は素子分離領域の上面とはほぼ同一平面上
に形成されている。さらに第１ゲート電極の表面には第
２ゲート絶縁膜と第２ゲート電極とが積層した状態に形
成されている。

【００１５】半導体装置の２層ゲート構造の製造方法と
しては、第１工程で、半導体基板に設定した素子形成領
域の側周に、当該半導体基板の表面よりも高い状態に表
面を設けて当該半導体基板の上層に素子分離領域を形成
する。続いて第２工程で、素子形成領域側の素子分離領
域の上部またはその一部分を除去して段差部を形成す
る。次いで第３工程で、半導体基板の素子形成領域上に
第１ゲート絶縁膜を形成する。さらに第４工程で、段差
部上と第１ゲート絶縁膜上とを覆う状態にして第１電極
形成膜を成膜した後、素子分離領域の上面をストッパー
にして、第１電極形成膜の上面が当該素子分離領域の上
面とほぼ同一平面上になるまで、第１電極形成膜を除去
する。そして第５工程で、第１電極形成膜側の上面に電
極間絶縁膜を形成した後、さらにその上面に第２電極形
成膜を形成する。その後第６工程で、第２電極形成膜を
パターニングして第２ゲート電極を形成し、さらに電極
間絶縁膜をパターニングして第２ゲート絶縁膜を形成
し、続いて第１電極形成膜をパターニングして第１ゲー
ト電極を形成する。

【００１６】

【作用】上記半導体装置の２層ゲート構造では、素子形
成領域側の素子分離領域の上部またはその一部分には段
差部が形成されていて、その段差部上と第１ゲート絶縁
膜上とに第１ゲート電極が設けられている。このため、
第１ゲート電極の上面の面積が広くなる。そして、この
ような第１ゲート電極の表面に第２ゲート絶縁膜と第２
ゲート電極とが積層されているので、第１ゲート電極と
第２ゲート電極との間の容量が大きくなる。したがっ
て、第２ゲート電極への印加電圧が従来よりも低くても
半導体装置の動作が可能になる。また第１ゲート電極の
上面と素子分離領域の上面とはほぼ同一平面上に形成さ
れていることから、当該第１ゲート電極の両端角部には
電界が集中しない。

【００１７】上記半導体装置の２層ゲート構造の製造方
法では、素子形成領域側の素子分離領域の上部またはそ
の一部分を除去して段差部を形成した後、第１ゲート絶
縁膜を形成し、さらに段差部上と第１ゲート絶縁膜上と
に連続した状態にして第１電極形成膜を設ける。その
後、第１電極形成膜上に電極間絶縁膜と第２電極形成膜
とを形成してから、パターニングして第２ゲート電極、
第２ゲート絶縁膜、第１ゲート電極を形成する。したが
って、第１ゲート電極は素子分離領域上の段差部に形成
されることになるので、第１ゲート電極の上面側の面積
は素子分離領域上の段差部に形成した分だけ広くなる。
しかも、段差部上と第１ゲート絶縁膜上とを覆う状態に
して第１電極形成膜を成膜した後、素子分離領域の上面
をストッパーにして、当該第１電極形成膜の上面が当該
素子分離領域の上面とほぼ同一平面上になるまで、当該
第１電極形成膜を除去することから、第１ゲート電極の
上面と素子分離領域の上面とがほぼ平面上に形成され
る。

【００１８】

【実施例】本発明の実施例を図１の概略構成断面図によ
り説明する。なお図では、ゲート幅方向の断面を示す。

【００１９】図に示すように、半導体基板１１に設定し
た素子形成領域１２の側周には素子分離領域１３が形成
されている。この素子分離領域１３の上面１３ａは、半
導体基板１１の表面１１ａよりも高い状態に形成されて
いる。また素子形成領域１２側の素子分離領域１３の上
部またはその一部分には段差部１４が形成されている。

【００２０】上記半導体基板１１の素子形成領域１２の
表面には第１ゲート絶縁膜１５が形成されている。この
第１ゲート絶縁膜１５は、例えば酸化シリコンからな
る。上記段差部１４上と上記第１ゲート絶縁膜１５上と
には、第１ゲート電極１６が連続した状態に形成されて
いる。そして上記素子分離領域１３の上面１３ａと上記
第１ゲート電極１６の上面１６ａとはほぼ同一平面上に
形成されている。なお上記第１ゲート電極１６は、例え
ば多結晶シリコンからなる。

【００２１】そして、上記第１ゲート電極１６の表面に
は第２ゲート絶縁膜１７が形成されている。この第２ゲ
ート絶縁膜１７は、例えば酸化シリコン（ＳｉＯ₂ ）膜
と窒化シリコン（Ｓｉ₃ Ｎ₄ ）膜と酸化シリコン（Ｓｉ
Ｏ₂ ）膜との３層構造からなる。さらに上記第２ゲート
絶縁膜１７の上面には第２ゲート電極１８が形成されて
いる。この第２ゲート電極１８は、例えば多結晶シリコ
ンからなる。

【００２２】上記の如くに、第１ゲート電極１６と第２
ゲート電極１８とを有する半導体装置１０の２層ゲート
構造は構成されている。

【００２３】上記半導体装置１０の２層ゲート構造で
は、素子形成領域１２側の素子分離領域１３の上部また
はその一部分には段差部１４が形成されていて、その段
差部１４上と第１ゲート絶縁膜１５上とに第１ゲート電
極１６が設けられている。このため、第１ゲート電極１
６の上面の面積が広くなる。そして、このような第１ゲ
ート電極１６の表面に第２ゲート絶縁膜１７と第２ゲー
ト電極１８とが積層されているので、第１ゲート電極１
６と第２ゲート電極１８との間の容量が大きくなる。し
たがって、第２ゲート電極１８への印加電圧が従来より
も低くても半導体装置１０の動作が可能になる。例えば
不揮発性記憶装置では、第２ゲート電極１８に高い電圧
を印加しなくても、ファウラー−ノルドハイム（Fowler
-Nordheim）トンネル効果によって、データの書き込み
または消去ができるようになる。

【００２４】また第１ゲート電極１６の上面１６ａと素
子分離領域１３の上面１３ａとはほぼ同一平面上に形成
されていることから、当該第１ゲート電極１３の両端角
部には電界が集中しない。このため、データの保持性能
が高められる。

【００２５】次に上記半導体装置１０の２層ゲート構造
の製造方法を、図２，図３の製造工程図（その１），
（その２）で説明する。なお、図２（１）〜（３）およ
び図３の（４）〜（６）はゲート幅方向の断面を示し、
図３の（７）はゲート長方向の断面を示す。

【００２６】図２の（１）に示すように、第１工程で
は、例えばＬＯＣＯＳ法によって、半導体基板１１に設
定した素子形成領域１２の側周に、当該半導体基板１１
の表面よりも高い状態にして当該半導体基板１１の上層
に素子分離領域１３を形成する。その後、ＬＯＣＯＳ法
で用いた窒化シリコン膜（図示せず）を除去する。した
がって、ＬＯＣＯＳ法で用いた酸化シリコン膜３１は残
っている。

【００２７】続いて、図２の（２）に示す第２工程を行
う。この工程では、リソグラフィー技術とエッチングと
によって、上記素子分離領域１３の上記素子形成領域１
２側の２点鎖線で示す上部（またはその一部分）を除去
して段差部１４を形成する。上記エッチングでは、半導
体基板１１上に形成されているＬＯＣＯＳ法で用いた酸
化シリコン膜３１（１点鎖線で示す部分）も除去され
る。このとき半導体基板１１が露出するので、エッチン
グによる半導体基板１１の損傷を少なくすることが好ま
しい。そこで当該エッチングは、半導体基板１１の損傷
が少ない、例えばウェットエッチングで行う。当然のこ
とながら、半導体基板１１の損傷が少ないドライエッチ
ング方法によって、上記エッチングを行うことは可能で
ある。

【００２８】次いで、図２の（３）に示す第３工程を行
う。この工程では、例えば熱酸化法によって、上記半導
体基板１１の上記素子形成領域１２上に第１ゲート絶縁
膜１５を形成する。

【００２９】さらに、図３の（４）に示す第４工程を行
う。この工程では、例えば、ＣＶＤ法によって、上記段
差部１４上と上記第１ゲート絶縁膜１５上とを覆う状態
に第１電極形成膜２１を形成する。この第１電極形成膜
２１は、例えば多結晶シリコンからなる。

【００３０】その後、例えば研磨法によって、素子分離
領域１３の上面１３ａが露出するまで、第１電極形成膜
２１の２点鎖線で示す部分を研磨して除去する。そし
て、上記素子分離領域１３の上面１３ａと第１電極形成
膜２１の上面２１ａとがほぼ同一平面上になるようにし
て、上記段差部１４上と上記第１ゲート絶縁膜１５上と
に連続した状態に第１電極形成膜２１を残す。この研磨
では、上記素子分離領域１３を研磨ストッパーに用いて
いる。なお上記研磨は、例えばケミカルメカニカルポリ
シングによって行う。または、他の精密研磨法を用いて
行っても差し支えはない。

【００３１】また別の平坦化方法としては、例えば、上
記第１電極形成膜２１とエッチング選択比がほぼ同等の
平坦化膜（図示せず）を当該第１電極形成膜２１上に形
成した後、通常のエッチバック処理を行う。そして素子
分離領域１３の上面１３ａが露出するまで平坦化膜を除
去するとともに第１電極形成膜２１の上層を除去する。
このようにして上記（４）で説明したように、素子分離
領域１３の上面１３ａとほぼ同一平面上に第１電極形成
膜２１の上面２１ａが形成される状態に当該第１電極形
成膜２１を残す。

【００３２】続いてさらに、図３の（５）に示す第５工
程を行う。この工程では、例えばＣＶＤ法によって、上
記第１電極形成膜２１側の全面に電極間絶縁膜２２を形
成する。この電極間絶縁膜２２は、例えば酸化シリコン
（ＳｉＯ₂ ）膜と窒化シリコン（Ｓｉ₃ Ｎ₄ ）膜と酸化
シリコン（ＳｉＯ₂ ）膜との３層構造で形成される。そ
の後、例えばＣＶＤ法によって、上記電極間絶縁膜２２
上に第２電極形成膜２３を成膜する。この第２電極形成
膜２２は、例えば多結晶シリコンからなる。

【００３３】その後、図３の（６），（７）に示す第６
工程を行う。この工程では、リソグラフィー技術とエッ
チングとによって、上記第２電極形成膜（２３）をパタ
ーニングして第２ゲート電極１８を形成する。続いて上
記電極間絶縁膜（２２）をパターニングして第２ゲート
絶縁膜１７を形成する。さらに上記第１電極形成膜（２
１）をパターニングして第１ゲート電極１６を形成す
る。上記各パターニングは、例えば同一のエッチングマ
スク（図示せず）を用いて行う。このようにして、半導
体装置１０の２層ゲート構造を形成する。

【００３４】図示はしないが、上記第６工程を行った
後、例えばイオン注入法によって、上記第１ゲート電極
１６の両側の半導体基板１１に導電性の不純物を導入し
て、ソース・ドレインを形成する。続いて、例えばＣＶ
Ｄ法によって、全面に層間絶縁膜を形成した後、リソグ
ラフィー技術とエッチングとによって、当該層間絶縁膜
にコンタクトホールを形成する。次いで、配線形成技術
によって、コンタクトホールを介して層間絶縁膜上に配
線を形成する。

【００３５】上記半導体装置１０の２層ゲート構造の製
造方法では、素子形成領域１２側の素子分離領域１３の
上部またはその一部分を除去して段差部１４を形成した
後、第１ゲート絶縁膜１５を形成し、さらに段差部１４
上と第１ゲート絶縁膜１５上とに連続した状態にして第
１電極形成膜２１を設ける。その後、第１電極形成膜２
１上に電極間絶縁膜２２と第２電極形成膜２３とを形成
してから、パターニングして第２ゲート電極１８、第２
ゲート絶縁膜１７、第１ゲート電極１６を形成する。し
たがって、第１ゲート電極１６は素子分離領域１３上の
段差部１４に形成されることになるので、第１ゲート電
極１６の上面側の面積は素子分離領域１３上の段差部１
４に形成した分だけ広くなる。

【００３６】しかも、段差部１４上と第１ゲート絶縁膜
１５上とを覆う状態にして第１電極形成膜２１を成膜し
た後、素子分離領域１３の上面１３ａをストッパーにし
て、当該第１電極形成膜２１の上面２１ａが当該素子分
離領域１３の上面１３ａとほぼ同一平面上になるまで、
当該第１電極形成膜２１を除去することから、第１ゲー
ト電極１６の上面１６ａと素子分離領域１３の上面１３
ａとがほぼ平面上に形成される。

【００３７】

【発明の効果】以上、説明したように本発明の半導体装
置の２層ゲート構造によれば、素子形成領域側の素子分
離領域の上部またはその一部分を除去して形成した段差
部上に、素子分離領域の上面とはほぼ同一平面上に上面
を形成した第１ゲート電極が設けられている。このた
め、第１ゲート電極の上面の面積が広くなるので、第１
ゲート電極と第２ゲート電極との間の容量が大きくな
る。したがって、第２ゲート電極への印加電圧が従来よ
りも低くても半導体装置の動作が可能になる。また第１
ゲート電極の上面と素子分離領域の上面とはほぼ同一平
面上に形成されているので、当該第１ゲート電極の両端
角部には電界が集中するのを防ぐことができる。したが
って、データの保持性能の向上が図れる。

【００３８】上記半導体装置の２層ゲート構造の製造方
法では、素子形成領域側の素子分離領域の上部またはそ
の一部分を除去して段差部を形成した後、段差部上と第
１ゲート絶縁膜上とに連続した状態にして第１電極形成
膜を設ける。その後、第１電極形成膜上に電極間絶縁膜
と第２電極形成膜とを形成してから、パターニングして
第２ゲート電極、第２ゲート絶縁膜、第１ゲート電極を
形成する。このため、第１ゲート電極を素子分離領域上
の段差部に形成することができるので、第１ゲート電極
の上面側の面積を広く形成することが可能になる。しか
も、段差部上と第１ゲート絶縁膜上とを覆う第１電極形
成膜を成膜した後、素子分離領域の上面をストッパーに
して、当該第１電極形成膜の上面が当該素子分離領域の
上面とほぼ同一平面上になるまで、当該第１電極形成膜
を除去するので、第１ゲート電極の上面と素子分離領域
の上面とがほぼ同一平面上に形成できる。

【図面の簡単な説明】

【図１】本発明に関する実施例の概略構成断面図であ
る。

【図２】本発明に関する実施例の製造工程図（その１）
である。

【図３】本発明に関する実施例の製造工程図（その２）
図である。

【図４】第１従来例の概略構成断面図である。

【図５】第２従来例の概略構成断面図である。

【図６】第１従来例に関する課題の説明図である。

【図７】第２従来例に関する課題の説明図である。

【符号の説明】

１１ 半導体基板 １２ 素子形成領域 １３ 素子分離領域 １４ 段差部 １５ 第１ゲート絶縁膜 １６ 第１ゲート電極 １７ 第２ゲート絶縁膜 １８ 第２ゲート電極 ２１ 第１電極形成膜 ２２ 電極間絶縁膜 ２３ 第２電極形成膜

Claims (2)

【特許請求の範囲】
1. 【請求項１】 半導体基板と、 前記半導体基板に設定した素子形成領域の側周に、当該
   半導体基板の表面よりも高い状態に表面を設けたもので
   当該半導体基板の上層に形成した素子分離領域と、 前記素子形成領域側の前記素子分離領域の上部またはそ
   の一部分に形成した段差部と、 前記半導体基板の前記素子形成領域の表面に形成した第
   １ゲート絶縁膜と、 前記素子分離領域の上面とはほぼ同一平面上に上面が形
   成されるもので、前記段差部上と前記第１ゲート絶縁膜
   上とに連続した状態に形成した第１ゲート電極と、 前記第１ゲート電極の表面に形成した第２ゲート絶縁膜
   と、 前記第２ゲート絶縁膜上に形成した第２ゲート電極とか
   らなることを特徴とする半導体装置の２層ゲート構造。
2. 【請求項２】 半導体装置の２層ゲート構造の製造方法
   であって、 半導体基板に設定した素子形成領域の側周に、当該半導
   体基板の表面よりも高い状態に表面を設けて当該半導体
   基板の上層に素子分離領域を形成する第１工程と、 前記素子形成領域側の前記素子分離領域の上部またはそ
   の一部分を除去して段差部を形成する第２工程と、 前記半導体基板の前記素子形成領域上に第１ゲート絶縁
   膜を形成する第３工程と、 前記段差部上と前記第１ゲート絶縁膜上とを覆う状態に
   して第１電極形成膜を成膜した後、前記素子分離領域の
   上面をストッパーにして、当該第１電極形成膜の上面が
   当該素子分離領域の上面とほぼ同一平面上になるまで、
   当該第１電極形成膜を除去する第４工程と、 前記第１電極形成膜の上面に電極間絶縁膜を形成した
   後、当該電極間絶縁膜上に第２電極形成膜を形成する第
   ５工程と、 前記第２電極形成膜をパターニングして第２ゲート電極
   を形成し、続いて前記電極間絶縁膜をパターニングして
   第２ゲート絶縁膜を形成し、さらに前記第１電極形成膜
   をパターニングして第１ゲート電極を形成する第６工程
   とからなることを特徴とする半導体装置の２層ゲート構
   造の製造方法。